JPH01186660A - 半導体素子用容器 - Google Patents
半導体素子用容器Info
- Publication number
- JPH01186660A JPH01186660A JP63007166A JP716688A JPH01186660A JP H01186660 A JPH01186660 A JP H01186660A JP 63007166 A JP63007166 A JP 63007166A JP 716688 A JP716688 A JP 716688A JP H01186660 A JPH01186660 A JP H01186660A
- Authority
- JP
- Japan
- Prior art keywords
- wall member
- semiconductor element
- circuit
- metallized layer
- sealed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子用容器に関する。
−Ｒに半導体素子用容器は高周波化、高出力化が進むと
インピーダンス整合用回路を容器内部に形成するように
なり大型化する方向にある。このとき内部整合回路を形
成する回路は基板上にストリップラインとして形成され
、インピーダンス調整用のスタブがアイランド状に複数
個形成されて構成される。ここで、図面を用いて従来の
半導体素子用容器について説明する。
インピーダンス整合用回路を容器内部に形成するように
なり大型化する方向にある。このとき内部整合回路を形
成する回路は基板上にストリップラインとして形成され
、インピーダンス調整用のスタブがアイランド状に複数
個形成されて構成される。ここで、図面を用いて従来の
半導体素子用容器について説明する。
第３図（ａ）および（ｂ）はそれぞれ内部整合回路をも
つパワー電界効果トランジスタの平面図およびそのｃ−
ｃ’断面図を示す。熱伝導の良い導電性の容器基体１上
には絶縁性の壁部材９．１ｏが、それぞれ固着されて積
層構造を形成し、この壁部材９の上面には入出力電極の
外部導出用メタライズ層が形成され、人出方側それぞれ
において入出力リード８，１３により外部に電極が引き
出される。容器基体１は凸形状をなし、中央部の突部上
面に半導体素子２が固着され、この半導体素子２を挟む
ように入出力側にインピーダンス調整用の回路基板１１
．１２がそれぞれ固着される。半導体素子２の電極は電
極配線用線材３．１６により近接する回路基板１１．１
２の上面にある回路構成メタライズ層を通し、さ・らに
配線用線材７．１４を通して壁部材９の上面にある電極
導出用メタライズ層に接続されて、入出力リードにより
外部に引き出される。このように従来の構造では半導体
素子と調整用回路とは同一の容器内空間に形成される構
造となっていた。
つパワー電界効果トランジスタの平面図およびそのｃ−
ｃ’断面図を示す。熱伝導の良い導電性の容器基体１上
には絶縁性の壁部材９．１ｏが、それぞれ固着されて積
層構造を形成し、この壁部材９の上面には入出力電極の
外部導出用メタライズ層が形成され、人出方側それぞれ
において入出力リード８，１３により外部に電極が引き
出される。容器基体１は凸形状をなし、中央部の突部上
面に半導体素子２が固着され、この半導体素子２を挟む
ように入出力側にインピーダンス調整用の回路基板１１
．１２がそれぞれ固着される。半導体素子２の電極は電
極配線用線材３．１６により近接する回路基板１１．１
２の上面にある回路構成メタライズ層を通し、さ・らに
配線用線材７．１４を通して壁部材９の上面にある電極
導出用メタライズ層に接続されて、入出力リードにより
外部に引き出される。このように従来の構造では半導体
素子と調整用回路とは同一の容器内空間に形成される構
造となっていた。
しかしながら、上述した従来の半導体素子用容器はイン
ピーダンス調整用の回路基板をもっているため、半導体
装置として封止する前に回路調整を行なわなければなら
ず、調整中に半導体素子を傷付けたり、あるいは調整中
にゴミが発生して半導体装置の信頼度を著しく下げると
いう欠点がある。
ピーダンス調整用の回路基板をもっているため、半導体
装置として封止する前に回路調整を行なわなければなら
ず、調整中に半導体素子を傷付けたり、あるいは調整中
にゴミが発生して半導体装置の信頼度を著しく下げると
いう欠点がある。
本発明の目的は上記の情況に鑑み、回路調整にかかわら
ない半導体素子の部分だけを先に内部封止できる構造を
もつ半導体素子用容器を提供することである。
ない半導体素子の部分だけを先に内部封止できる構造を
もつ半導体素子用容器を提供することである。
本発明の半導体素子用容器は、中央部に突部を有し該突
部上面に半導体素子を固着する導電性の容器基体と、前
記容器基体上に前記突部を囲むように固着され、その上
面に人、出力それぞれの配線用のメタライズ層がほどこ
された第１の絶縁性壁部材と、該第１の壁部材上に固着
され、その上面に第１の封止用メタライズ層がほどこさ
れた第２の絶縁性壁部材と、前記容器基体上に前記第１
、第２の壁部材を囲むように固着され上面に入出力配線
用のメタライズ層がほどこされた第３の壁部材と、前記
第３の壁部材上に固着されその上面に第２の封止用メタ
ライズ層がほどこされた第４の壁部材とを含んで構成さ
れる。
部上面に半導体素子を固着する導電性の容器基体と、前
記容器基体上に前記突部を囲むように固着され、その上
面に人、出力それぞれの配線用のメタライズ層がほどこ
された第１の絶縁性壁部材と、該第１の壁部材上に固着
され、その上面に第１の封止用メタライズ層がほどこさ
れた第２の絶縁性壁部材と、前記容器基体上に前記第１
、第２の壁部材を囲むように固着され上面に入出力配線
用のメタライズ層がほどこされた第３の壁部材と、前記
第３の壁部材上に固着されその上面に第２の封止用メタ
ライズ層がほどこされた第４の壁部材とを含んで構成さ
れる。
以下図面を参照して本発明の詳細な説明する。
第１図（ａ）および（ｂ）は本発明の一実施例を示す平
面図およびそのＡ−Ａ’断面図である。
面図およびそのＡ−Ａ’断面図である。
本実施例によれば、本発明の半導体素子用容器は、容器
基体１およびセラミック壁部材４，５゜９．１０で構成
される。容器基体１は凸形状をなし中央部の凸部上面に
半導体素子２を固着する。
基体１およびセラミック壁部材４，５゜９．１０で構成
される。容器基体１は凸形状をなし中央部の凸部上面に
半導体素子２を固着する。
この凸部を囲むように第１．゛第２のセラミック壁部材
４，５が積層に形成される。さらに壁部材４の外側に人
、出力回路構成用基板１１．１２が固着され、半導体素
子２．壁部材４，５、回路基板１１．１２を囲むように
第３．第４の壁部材９゜１０が固着される。半導体素子
２の電極は、電極配線用線３．１６により第１の壁部材
４の上面にある電極導出用メタライズ層に配線され、さ
らに回路基板１１．１２上の回路構成用メタライズ層に
配線用線６．１５により接続され、回路基板１１．１２
からさらに配線用線７，１４により第３の壁部材９の上
面にある電極導出用メタライズ層に接続されて、入出力
リード８，１３により引き出される。第１の封止用キャ
ップ１７は、回路調整前に固着され、回路調整後に第２
の封止用キャップ１８が固着される。
４，５が積層に形成される。さらに壁部材４の外側に人
、出力回路構成用基板１１．１２が固着され、半導体素
子２．壁部材４，５、回路基板１１．１２を囲むように
第３．第４の壁部材９゜１０が固着される。半導体素子
２の電極は、電極配線用線３．１６により第１の壁部材
４の上面にある電極導出用メタライズ層に配線され、さ
らに回路基板１１．１２上の回路構成用メタライズ層に
配線用線６．１５により接続され、回路基板１１．１２
からさらに配線用線７，１４により第３の壁部材９の上
面にある電極導出用メタライズ層に接続されて、入出力
リード８，１３により引き出される。第１の封止用キャ
ップ１７は、回路調整前に固着され、回路調整後に第２
の封止用キャップ１８が固着される。
第２図（ａ）および（ｂ）はそれぞれ本発明の他の実施
例を示す平面図およびそのＢ−Ｂ’断面図である。第２
図では第１図と同じ部分には全てこれと同一符号を付し
た。この実施例によれば、前実施例における第１の壁部
材４と人、出力回路基板１１．１２とが一体化されるの
で、トランジスタ製造工程上の工数を削減することがで
きる。
例を示す平面図およびそのＢ−Ｂ’断面図である。第２
図では第１図と同じ部分には全てこれと同一符号を付し
た。この実施例によれば、前実施例における第１の壁部
材４と人、出力回路基板１１．１２とが一体化されるの
で、トランジスタ製造工程上の工数を削減することがで
きる。
以上詳細に説明したように、本発明によれば。
容器内部にインピーダンス調整用回路を除いた半導体素
子部分を回路調整前に内部封止してしまうので、回路調
整中に半導体素子に触れて破壊させることもなくなり、
又、調整中に発生し得るゴミ、異物から半導体素子を保
護することができるので、高信頼度の半導体装置の製造
に大きな効果をあげることが出来る。
子部分を回路調整前に内部封止してしまうので、回路調
整中に半導体素子に触れて破壊させることもなくなり、
又、調整中に発生し得るゴミ、異物から半導体素子を保
護することができるので、高信頼度の半導体装置の製造
に大きな効果をあげることが出来る。
第１図（ａ）および（ｂ）はそれぞれ本発明の一実施例
を示す平面図およびそのＡ−Ａ’断面図、第２図（ａ）
および（ｂ）はそれぞれ本発明の他の実施例を示す平面
図およびそのＢ−Ｂ’断面図、第３図（ａ）および（ｂ
）はそれぞれ従来の内部整合回路をもつパワー電界効果
トランジスタの平面図およびそのｃ−ｃ’断面図である
。 １・・・容器基体、２・・・半導体素子、３，１６．６
゜１５．７．１４・・・配線用線、４，５，９．１０・
・・壁部材、８，１３・・・入、出力リード、１１．１
２・・・回路基板、１７・・・第１の封止用キャップ、
１８・・・第２の封止用キャップ。
を示す平面図およびそのＡ−Ａ’断面図、第２図（ａ）
および（ｂ）はそれぞれ本発明の他の実施例を示す平面
図およびそのＢ−Ｂ’断面図、第３図（ａ）および（ｂ
）はそれぞれ従来の内部整合回路をもつパワー電界効果
トランジスタの平面図およびそのｃ−ｃ’断面図である
。 １・・・容器基体、２・・・半導体素子、３，１６．６
゜１５．７．１４・・・配線用線、４，５，９．１０・
・・壁部材、８，１３・・・入、出力リード、１１．１
２・・・回路基板、１７・・・第１の封止用キャップ、
１８・・・第２の封止用キャップ。
Claims (1)
- 中央部に突部を有し該突部上面に半導体素子を固着す
る導電性の容器基体と、前記容器基体上に前記突部を囲
むように固着されその上面に入、出力それぞれの配線用
のメタライズ層がほどこされた第１の絶縁性壁部材と、
該第１の壁部材上に固着されその上面に第１の封止用メ
タライズ層がほどこされた第２の絶縁性壁部材と、前記
容器基体上に前記第１、第２の壁部材を囲むように固着
され上面に入出力配線用のメタライズ層がほどこされた
第３の壁部材と、前記第３の壁部材上に固着されその上
面に第２の封止用メタライズ層がほどこされた第４の壁
部材とを含むことを特徴とする半導体素子用容器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007166A JPH01186660A (ja) | 1988-01-14 | 1988-01-14 | 半導体素子用容器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007166A JPH01186660A (ja) | 1988-01-14 | 1988-01-14 | 半導体素子用容器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01186660A true JPH01186660A (ja) | 1989-07-26 |
Family
ID=11658495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63007166A Pending JPH01186660A (ja) | 1988-01-14 | 1988-01-14 | 半導体素子用容器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01186660A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003168901A (ja) * | 2001-11-29 | 2003-06-13 | Kyocera Corp | 電子部品装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994855A (ja) * | 1982-11-24 | 1984-05-31 | Nec Corp | 半導体装置用パツケ−ジ |
-
1988
- 1988-01-14 JP JP63007166A patent/JPH01186660A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994855A (ja) * | 1982-11-24 | 1984-05-31 | Nec Corp | 半導体装置用パツケ−ジ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003168901A (ja) * | 2001-11-29 | 2003-06-13 | Kyocera Corp | 電子部品装置 |
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