JPH0473623B2 - - Google Patents
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- Publication number
- JPH0473623B2 JPH0473623B2 JP60129924A JP12992485A JPH0473623B2 JP H0473623 B2 JPH0473623 B2 JP H0473623B2 JP 60129924 A JP60129924 A JP 60129924A JP 12992485 A JP12992485 A JP 12992485A JP H0473623 B2 JPH0473623 B2 JP H0473623B2
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- JP
- Japan
- Prior art keywords
- power supply
- input
- integrated circuit
- output pin
- ground
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W44/00—Electrical arrangements for controlling or matching impedance
- H10W44/601—Capacitive arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、集積回路用パツケージの入出力ピン
の配置構造に関する。
の配置構造に関する。
［発明の技術的背景とその問題点］
一般に、例えば電荷結合素子（CCD）のよう
に高周波の基本クロツク信号を入力しこれに基づ
いて動作が制御される集積回路にあつては、その
内部において電源信号を当該基本クロツク信号を
用いてスイツチングすることで回路動作に要する
信号を絶えず形成していたため、当該基本クロツ
ク信号に比例する高周波成分の電磁波が発生す
る。この電磁波は、外部の他の回路、特に高周波
回路に対しその回路動作上悪影響（電磁波妨害）
を与え易いものである。特に、従来の集積回路素
子においては、その入出力ピンの配置構造によ
り、長い電源電流ループを有しており、上記高周
波成分の電磁波で放射量が多く、大きな電磁波妨
害を与えるものであつた。このため、通常は、こ
のような電磁波妨害の発生を防止すべく電磁波妨
害のもととなり得る集積回路およびこの周辺回路
をも含めてシールドするといつた対策が採られ
る。しかし、シールド対策は、その実施において
手間がかかるといつた不具合があり、また上述の
如く大きな電磁波妨害に対する対策にあつては多
分にノウハウ的な要素を含みシールド対策だけで
は不十分な場合も多い。このため、電磁波妨害に
対しては、シールド対策だけでなく他の対策の出
現が望まれており、必要に応じて複数の対策を併
用するなどして適宜最適の対策を採り得ることが
切望されている。
に高周波の基本クロツク信号を入力しこれに基づ
いて動作が制御される集積回路にあつては、その
内部において電源信号を当該基本クロツク信号を
用いてスイツチングすることで回路動作に要する
信号を絶えず形成していたため、当該基本クロツ
ク信号に比例する高周波成分の電磁波が発生す
る。この電磁波は、外部の他の回路、特に高周波
回路に対しその回路動作上悪影響（電磁波妨害）
を与え易いものである。特に、従来の集積回路素
子においては、その入出力ピンの配置構造によ
り、長い電源電流ループを有しており、上記高周
波成分の電磁波で放射量が多く、大きな電磁波妨
害を与えるものであつた。このため、通常は、こ
のような電磁波妨害の発生を防止すべく電磁波妨
害のもととなり得る集積回路およびこの周辺回路
をも含めてシールドするといつた対策が採られ
る。しかし、シールド対策は、その実施において
手間がかかるといつた不具合があり、また上述の
如く大きな電磁波妨害に対する対策にあつては多
分にノウハウ的な要素を含みシールド対策だけで
は不十分な場合も多い。このため、電磁波妨害に
対しては、シールド対策だけでなく他の対策の出
現が望まれており、必要に応じて複数の対策を併
用するなどして適宜最適の対策を採り得ることが
切望されている。
［発明の目的］
本発明は、上記に鑑みてなされたもので、その
目的としては、電磁波妨害による他の回路への悪
影響の発生防止に寄与し得る集積回路用パツケー
ジの入出力ピンの配置構造を提供することにあ
る。
目的としては、電磁波妨害による他の回路への悪
影響の発生防止に寄与し得る集積回路用パツケー
ジの入出力ピンの配置構造を提供することにあ
る。
本発明の他の目的は、電源電流ループからの高
周波成分の放射を抑制することができる集積回路
用パツケージの入出力ピンの配置構造を提供する
ことにある。
周波成分の放射を抑制することができる集積回路
用パツケージの入出力ピンの配置構造を提供する
ことにある。
［発明の概要］
上記目的を達成するために、この発明は、複数
の電源がそれぞれ接続される第１の入出力ピン
と、前記複数の電源のそれぞれに対応するソース
電源が接続されて対応する第１の入出力ピンに隣
設して配置される第２の入出力ピンを有し、か
つ、前記複数の電源のうち２つの電源に対して共
通となるソース電源が接続される第２の入出力ピ
ンは、前記２つの電源がそれぞれ接続される第１
の入出力ピンの間に隣設して配置されることを特
徴とする。
の電源がそれぞれ接続される第１の入出力ピン
と、前記複数の電源のそれぞれに対応するソース
電源が接続されて対応する第１の入出力ピンに隣
設して配置される第２の入出力ピンを有し、か
つ、前記複数の電源のうち２つの電源に対して共
通となるソース電源が接続される第２の入出力ピ
ンは、前記２つの電源がそれぞれ接続される第１
の入出力ピンの間に隣設して配置されることを特
徴とする。
［発明の実施例］
以下、図面を用いて本発明の実施例を説明す
る。
る。
第１図は本発明を適用した所謂デイツプ型のパ
ツケージの集積回路素子の一実施例を示すもので
ある。その特徴としては、集積回路チツプ（以下
「チツプ」と呼ぶ）１の動作に要する２種類の電
源３，５（以下３を「VDD電源」、５を「VCC電
源」と呼ぶ）とこの両電源３，５に共通するソー
ス電源を構成するグランドが接続されるチツプ１
のパツケージ７に設けられる入出力ピン８〜２１
の配置を、グランドが接続される入出力ピン（以
下「グランド端子」と呼ぶ）１０に対し電源３，
５が接続される入出力ピン９，１１（以下９を
「VDD電源端子」、１１を「VCC電源端子」と呼ぶ）
を両側に隣設して配置することで、両電源端子
９，１１とグランド端子１０との間に形成される
電源電流ループの長さを最短とし当該ループから
の高周波成分の放射を低減したことにある。な
お、第１図において、VDD電源３およびVCC電源
５にはバイパスコンデンサ２５，２７が設けられ
ている。
ツケージの集積回路素子の一実施例を示すもので
ある。その特徴としては、集積回路チツプ（以下
「チツプ」と呼ぶ）１の動作に要する２種類の電
源３，５（以下３を「VDD電源」、５を「VCC電
源」と呼ぶ）とこの両電源３，５に共通するソー
ス電源を構成するグランドが接続されるチツプ１
のパツケージ７に設けられる入出力ピン８〜２１
の配置を、グランドが接続される入出力ピン（以
下「グランド端子」と呼ぶ）１０に対し電源３，
５が接続される入出力ピン９，１１（以下９を
「VDD電源端子」、１１を「VCC電源端子」と呼ぶ）
を両側に隣設して配置することで、両電源端子
９，１１とグランド端子１０との間に形成される
電源電流ループの長さを最短とし当該ループから
の高周波成分の放射を低減したことにある。な
お、第１図において、VDD電源３およびVCC電源
５にはバイパスコンデンサ２５，２７が設けられ
ている。
すなわち、このような入出力ピンの配置構成を
有する集積回路素子にあつては、電源電流ループ
として、VDD電源３→DD電源端子９→チツプ１→
グランド端子１０→グランド、およびVCC電源５
→VCC電源端子１１→チツプ１→グランド端子１
０→グランド→の経路が形成されるが、グランド
端子１０に対し電源端子９，１１が隣設して配置
されているため、いずれの経路もそのループ長は
短いものとなる。
有する集積回路素子にあつては、電源電流ループ
として、VDD電源３→DD電源端子９→チツプ１→
グランド端子１０→グランド、およびVCC電源５
→VCC電源端子１１→チツプ１→グランド端子１
０→グランド→の経路が形成されるが、グランド
端子１０に対し電源端子９，１１が隣設して配置
されているため、いずれの経路もそのループ長は
短いものとなる。
ここで、第２図に示すような高周波成分の電磁
波の放射量が多い入出力ピンの配置構成を有する
従来一般の集積回路素子と上記本発明の実施例と
を比較してみる。第２図の集積回路素子において
は、入出力ピン２９〜４２のうち入出力ピン３０
がグランド端子で、これに隣接する入出力ピン３
１がVCC電源端子で、さらに入出力ピン３６が
VDD電源端子という入出力ピンの配置構成となつ
ている。なお、第２図において他の構成要素で第
１図と同じものには同一符号を付してその説明は
略する。
波の放射量が多い入出力ピンの配置構成を有する
従来一般の集積回路素子と上記本発明の実施例と
を比較してみる。第２図の集積回路素子において
は、入出力ピン２９〜４２のうち入出力ピン３０
がグランド端子で、これに隣接する入出力ピン３
１がVCC電源端子で、さらに入出力ピン３６が
VDD電源端子という入出力ピンの配置構成となつ
ている。なお、第２図において他の構成要素で第
１図と同じものには同一符号を付してその説明は
略する。
第２図に示す集積回路素子においては、VCC電
源５による電源電流ループとしてVCC電源５→
VCC電源端子３１→チツプ１→グランド端子３０
→グランドの経路が形成され、またVDD電源３か
らの電源電流ループとしてVDD電源３→VDD電源
端子３６→チツプ１→グランド端子３０→グラン
ドの経路が形成される。
源５による電源電流ループとしてVCC電源５→
VCC電源端子３１→チツプ１→グランド端子３０
→グランドの経路が形成され、またVDD電源３か
らの電源電流ループとしてVDD電源３→VDD電源
端子３６→チツプ１→グランド端子３０→グラン
ドの経路が形成される。
この両者の経路のうち、前者の経路にあつては
グランド端子３０と隣接して配置されているVCC
電源端子３１との間で形成されるものであるた
め、第１図における経路のループ長と大差ない。
しかし、後者の経路にあつてはグランド端子３０
に対し集積回路素子上で略対称位置の離れた位置
にあるVDD電源端子３６との間で形成されるもの
であるため、そのループ長としては第１図におけ
る経路のループ長に比べて勢い長くならざるを得
ない。このことは、この電源電流ループからの高
周波成分の放射量が第１図の集積回路素子におい
て形成される電源電流ループからの高周波成分の
放射量に比べて多いことを意味する。すなわち逆
の見方をすればグランド端子１０に隣接して電源
端子９，１１を配置することで電源電流ループを
短くすれば当該ループからの高周波成分の放射を
抑える効果があるのである。
グランド端子３０と隣接して配置されているVCC
電源端子３１との間で形成されるものであるた
め、第１図における経路のループ長と大差ない。
しかし、後者の経路にあつてはグランド端子３０
に対し集積回路素子上で略対称位置の離れた位置
にあるVDD電源端子３６との間で形成されるもの
であるため、そのループ長としては第１図におけ
る経路のループ長に比べて勢い長くならざるを得
ない。このことは、この電源電流ループからの高
周波成分の放射量が第１図の集積回路素子におい
て形成される電源電流ループからの高周波成分の
放射量に比べて多いことを意味する。すなわち逆
の見方をすればグランド端子１０に隣接して電源
端子９，１１を配置することで電源電流ループを
短くすれば当該ループからの高周波成分の放射を
抑える効果があるのである。
したがつて、このように集積回路素子本体にお
いて電源電流ループの長さを短くするといつた電
磁波妨害対策を施すことで、場合によつてはシー
ルド対策を不要にすることが可能となり、またシ
ールド対策と併用することによつて電磁波妨害に
よる悪影響の発生をより確実に防止することが期
待できる。
いて電源電流ループの長さを短くするといつた電
磁波妨害対策を施すことで、場合によつてはシー
ルド対策を不要にすることが可能となり、またシ
ールド対策と併用することによつて電磁波妨害に
よる悪影響の発生をより確実に防止することが期
待できる。
なお、本実施例にあつては、デイツプ型パツケ
ージの集積回路素子を用いて説明したが、他にフ
ラツトパツケージ、チツプキヤリヤ型パツケー
ジ、ピングリツプアレイ型パツケージのものでも
同様に適用し得ることはもちろんである。
ージの集積回路素子を用いて説明したが、他にフ
ラツトパツケージ、チツプキヤリヤ型パツケー
ジ、ピングリツプアレイ型パツケージのものでも
同様に適用し得ることはもちろんである。
また、前述した実施例にあつては、２つの電源
３，５に対してグランドが１つである場合につい
て説明したが、２つの電源に対してそれぞれにソ
ース電源を構成するグランドが個別にある場合に
は、電源とグランドの対毎に入出力ピンをそれぞ
れ隣接して配置し、さらにはこの電源とグランド
の対同志を隣接して配置することで、同様の効果
が期待できる。
３，５に対してグランドが１つである場合につい
て説明したが、２つの電源に対してそれぞれにソ
ース電源を構成するグランドが個別にある場合に
は、電源とグランドの対毎に入出力ピンをそれぞ
れ隣接して配置し、さらにはこの電源とグランド
の対同志を隣接して配置することで、同様の効果
が期待できる。
さらに、１つのグランドに対して電源が３つ以
上共通している場合には、電源電流ループの長さ
を長くしないために入出力ピンの配置をグランド
端子に対し隣接した位置に各電源端子を配置する
ことが必要であり、特に本実施例のようにデイツ
プ型の集積回路素子ではなく、所謂ピン・グリツ
プ・アレイ型（PGA）の集積回路素子への適用
が考えられる。
上共通している場合には、電源電流ループの長さ
を長くしないために入出力ピンの配置をグランド
端子に対し隣接した位置に各電源端子を配置する
ことが必要であり、特に本実施例のようにデイツ
プ型の集積回路素子ではなく、所謂ピン・グリツ
プ・アレイ型（PGA）の集積回路素子への適用
が考えられる。
［発明の効果］
以上説明したように、本発明によれば、集積回
路用パツケージに設けられている入出力ピンの配
置を電源が接続される入出力ピンと当該電源に対
応するソース電源が接続される入出力ピンとを隣
接して配置して、電源電流ループの長さの短縮化
を図つて当該ループからの高周波成分の放射を抑
制するようにしたので、電磁波妨害の適確な発生
防止対策の一つとなり得る。これにより、従来か
らのシールド対策なしに、あるいはシールド対策
との併用で適宜最適な電磁波妨害対策を採ること
が期待できる。
路用パツケージに設けられている入出力ピンの配
置を電源が接続される入出力ピンと当該電源に対
応するソース電源が接続される入出力ピンとを隣
接して配置して、電源電流ループの長さの短縮化
を図つて当該ループからの高周波成分の放射を抑
制するようにしたので、電磁波妨害の適確な発生
防止対策の一つとなり得る。これにより、従来か
らのシールド対策なしに、あるいはシールド対策
との併用で適宜最適な電磁波妨害対策を採ること
が期待できる。
第１図は本発明を実施した集積回路素子の構成
図、第２図は従来の集積回路素子の入出力ピン構
成図である。 １……チツプ、３……VDD電源、５……VCC電
源、９……VDD電源端子、１０……グランド端
子、１１……VCC電源端子、２５，２７……バイ
パスコンデンサ、３０……グランド端子、３１…
…VCC電源端子、３６……VDD電源端子。
図、第２図は従来の集積回路素子の入出力ピン構
成図である。 １……チツプ、３……VDD電源、５……VCC電
源、９……VDD電源端子、１０……グランド端
子、１１……VCC電源端子、２５，２７……バイ
パスコンデンサ、３０……グランド端子、３１…
…VCC電源端子、３６……VDD電源端子。
Claims (1)
- 【特許請求の範囲】 １ 集積回路を作動させるための複数の電源がそ
れぞれ接続される第１の入出力ピンと、 前記複数の電源のそれぞれに対応するソース電
源が接続されて対応する第１の入出力ピンに隣設
して配置される第２の入出力ピンを有し、 かつ、前記複数の電源のうち２つの電源に対し
て共通となるソース電源が接続される第２の入出
力ピンは、前記２つの電源がそれぞれ接続される
第１の入出力ピンの間に隣設して配置される ことを特徴とする集積回路用パツケージの入出力
ピンの配置構造。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60129924A JPS61288451A (ja) | 1985-06-17 | 1985-06-17 | 集積回路用パツケ−ジの入出力ピンの配置構造 |
| DE8686100573T DE3685997T2 (de) | 1985-06-17 | 1986-01-17 | Anordnung von eingangs- und ausgangssteckstiften einer integrierten schaltungspackung. |
| EP86100573A EP0205728B1 (en) | 1985-06-17 | 1986-01-17 | Arrangement of input-output pins of an integrated circuit package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60129924A JPS61288451A (ja) | 1985-06-17 | 1985-06-17 | 集積回路用パツケ−ジの入出力ピンの配置構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61288451A JPS61288451A (ja) | 1986-12-18 |
| JPH0473623B2 true JPH0473623B2 (ja) | 1992-11-24 |
Family
ID=15021773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60129924A Granted JPS61288451A (ja) | 1985-06-17 | 1985-06-17 | 集積回路用パツケ−ジの入出力ピンの配置構造 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0205728B1 (ja) |
| JP (1) | JPS61288451A (ja) |
| DE (1) | DE3685997T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1179848A3 (en) * | 1989-02-14 | 2005-03-09 | Koninklijke Philips Electronics N.V. | Supply pin rearrangement for an I.C. |
| US5126822A (en) * | 1989-02-14 | 1992-06-30 | North American Philips Corporation | Supply pin rearrangement for an I.C. |
| WO1995022839A1 (en) * | 1994-02-17 | 1995-08-24 | National Semiconductor Corporation | Packaged integrated circuit with reduced electromagnetic interference |
| JP2008205659A (ja) * | 2007-02-17 | 2008-09-04 | Nikon Corp | 固体撮像素子 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5471572A (en) * | 1977-11-18 | 1979-06-08 | Fujitsu Ltd | Semiconductor device |
-
1985
- 1985-06-17 JP JP60129924A patent/JPS61288451A/ja active Granted
-
1986
- 1986-01-17 DE DE8686100573T patent/DE3685997T2/de not_active Expired - Lifetime
- 1986-01-17 EP EP86100573A patent/EP0205728B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3685997T2 (de) | 1993-01-14 |
| EP0205728B1 (en) | 1992-07-15 |
| DE3685997D1 (de) | 1992-08-20 |
| EP0205728A2 (en) | 1986-12-30 |
| JPS61288451A (ja) | 1986-12-18 |
| EP0205728A3 (en) | 1988-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |