JPH0474979A - 集積回路のテストモード設定回路 - Google Patents
集積回路のテストモード設定回路Info
- Publication number
- JPH0474979A JPH0474979A JP2187651A JP18765190A JPH0474979A JP H0474979 A JPH0474979 A JP H0474979A JP 2187651 A JP2187651 A JP 2187651A JP 18765190 A JP18765190 A JP 18765190A JP H0474979 A JPH0474979 A JP H0474979A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- test mode
- external input
- terminal
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 9
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路のテストモード設定回路に関する。
一般に集積回路の内部回路のテスト用に外部から信号を
入力するテストモード設定回路は、外部端子として少く
とも信号入力端子とテストモード設定端子の二つの端を
備え、テストモード設定端子に入力された選択によって
外部がらの入力信号か内部の入力信号のどちらかを選ん
で、内部回路に出力する機能が要求される。
入力するテストモード設定回路は、外部端子として少く
とも信号入力端子とテストモード設定端子の二つの端を
備え、テストモード設定端子に入力された選択によって
外部がらの入力信号か内部の入力信号のどちらかを選ん
で、内部回路に出力する機能が要求される。
第６図は従来の集積回路のテストモード設定回路の一例
のブロック図である。
のブロック図である。
第６図に示すように集積回路１０ｂの信号選択回路５の
信号入力端Ｉｎｌ、Ｉｎ２にはそれぞれ外部入力端子１
と内部信号端２が接続され、信号選択端Ｓには外部から
のテストモード設定端子９が接続されて、このテストモ
ード設定信号ｓ９により内部出力端６にはＩｎｌまたは
Ｉｎ、２のどちらかの信号が出力される。
信号入力端Ｉｎｌ、Ｉｎ２にはそれぞれ外部入力端子１
と内部信号端２が接続され、信号選択端Ｓには外部から
のテストモード設定端子９が接続されて、このテストモ
ード設定信号ｓ９により内部出力端６にはＩｎｌまたは
Ｉｎ、２のどちらかの信号が出力される。
このときの外部端子は外部入力端子１とテストモード設
定端子９の２個である。
定端子９の２個である。
従来の集積回路のテストモード設定回路においては、１
つの外部入力端子を設ける場合、１つ以上のテストモー
ド設定端子も設けなくてならず、ＩＣパッケージの制限
により外部端子数を控えなくてはならない場合にテスト
モード設定回路を組みこめないという欠点があった。
つの外部入力端子を設ける場合、１つ以上のテストモー
ド設定端子も設けなくてならず、ＩＣパッケージの制限
により外部端子数を控えなくてはならない場合にテスト
モード設定回路を組みこめないという欠点があった。
本発明の目的は１つの外部入力端子のみでテストモード
の設定できる集積回路のテストモード設定回路を提供す
ることにある。
の設定できる集積回路のテストモード設定回路を提供す
ることにある。
本発明のテスト回路は、選択信号を入力して外部入力信
号端子からの外部入力信号と内部入力信号のいずれかを
選択する信号選択回路を有しテストモード時には前記外
部入力信号を選択して内部回路に供給する集積回路のテ
ストモード設定回路において、前記外部入力信号及び内
部リセット信号を入力して前記テストモード時には外部
入力信号を選択して前記選択信号を出力する外部入力信
号検出回路を付加して構成されている。
号端子からの外部入力信号と内部入力信号のいずれかを
選択する信号選択回路を有しテストモード時には前記外
部入力信号を選択して内部回路に供給する集積回路のテ
ストモード設定回路において、前記外部入力信号及び内
部リセット信号を入力して前記テストモード時には外部
入力信号を選択して前記選択信号を出力する外部入力信
号検出回路を付加して構成されている。
また、外部入力信号検出回路は、ＲＳフリップフロップ
を有している。
を有している。
次に本発明の実施例につき図面を参照して説明する。
第１図は本発明の第１の実施例のブロック図であり、第
２図は第１図の外部入力信号検出回路４の真理値図であ
り、第３図は第１図のブロックの入力信号のタイミング
図である。
２図は第１図の外部入力信号検出回路４の真理値図であ
り、第３図は第１図のブロックの入力信号のタイミング
図である。
第１図において外部入力信号検出回路４は第２図に示す
論理動作をするように外部入力信号Ｓ１をＲ端に内部リ
セット信号をＳ端に入力してＱ端から出力信号ＳＱを出
力するＲＳフリップフロップで構成し、第６図の従来例
と同じ信号選択回路５は入力端Ｓが“１″レベルのとき
入力端Ｉ ｎ １が、また“０”レベルのときは入力端
Ｉｎ２が選ばれるように構成され、入力端Ｉｎｌには外
部入力信号Ｓ１が、また入力端Ｉｎ２には内部信号Ｓ２
が供給され、また端Ｓには外部入力信号検出回路４のＱ
端が接続されている。
論理動作をするように外部入力信号Ｓ１をＲ端に内部リ
セット信号をＳ端に入力してＱ端から出力信号ＳＱを出
力するＲＳフリップフロップで構成し、第６図の従来例
と同じ信号選択回路５は入力端Ｓが“１″レベルのとき
入力端Ｉ ｎ １が、また“０”レベルのときは入力端
Ｉｎ２が選ばれるように構成され、入力端Ｉｎｌには外
部入力信号Ｓ１が、また入力端Ｉｎ２には内部信号Ｓ２
が供給され、また端Ｓには外部入力信号検出回路４のＱ
端が接続されている。
初期値を確定させるために外部入力端子１の信号Ｓ１は
最初の時点ｔｏでは“０“レベルにしておき、内部リセ
ット端３から信号Ｓ３として第３図に示したように時点
ｔ１でハイアクティブの波形を入力した後、時点ｔ２で
外部入力端子１がら最初の１”レベルの信号Ｓ１が入力
されると、外部入力信号検出回路４のＱ端の出力信号Ｓ
Ｑは“１”レベルになり、出力端６には外部入力端子１
からの信号Ｓ１の“１′°が出力信号Ｓ６として出力さ
れテストモードに設定される。
最初の時点ｔｏでは“０“レベルにしておき、内部リセ
ット端３から信号Ｓ３として第３図に示したように時点
ｔ１でハイアクティブの波形を入力した後、時点ｔ２で
外部入力端子１がら最初の１”レベルの信号Ｓ１が入力
されると、外部入力信号検出回路４のＱ端の出力信号Ｓ
Ｑは“１”レベルになり、出力端６には外部入力端子１
からの信号Ｓ１の“１′°が出力信号Ｓ６として出力さ
れテストモードに設定される。
テストモード設定を解除するには外部入力端子１の信号
Ｓ１を常時“０″レベルにした後、内部リセット端３の
信号Ｓ３を゛１″レベルにすると、外部入力信号検出回
路４のＱ端の出力信号ＳＱは“０″レベルになりテスト
モード設定が解除できる。
Ｓ１を常時“０″レベルにした後、内部リセット端３の
信号Ｓ３を゛１″レベルにすると、外部入力信号検出回
路４のＱ端の出力信号ＳＱは“０″レベルになりテスト
モード設定が解除できる。
第４図は本発明の第２の実施例のブロック図であり、第
５図は第４図のブロックの入力信号のタイミング図であ
る。
５図は第４図のブロックの入力信号のタイミング図であ
る。
第１図の外部入力信号検出回路４の代りに、二つの入力
端がそれぞれ外部入力端子１及びＡＮＤ回路８の出力端
に接続してＯＲ出力信号Ｓ７を信号選択回路５のＳ端に
供給するＯＲ回路７と、二つの入力端がそれぞれＯＲ出
力信号と内部リセット信号Ｓ３を入力してＡＮＤ出力信
号Ｓ８を出力するＡＮＤ回路８とを有する外部入力信号
検出回路４ａを設けている。
端がそれぞれ外部入力端子１及びＡＮＤ回路８の出力端
に接続してＯＲ出力信号Ｓ７を信号選択回路５のＳ端に
供給するＯＲ回路７と、二つの入力端がそれぞれＯＲ出
力信号と内部リセット信号Ｓ３を入力してＡＮＤ出力信
号Ｓ８を出力するＡＮＤ回路８とを有する外部入力信号
検出回路４ａを設けている。
第５図に示したように内部リセット端３の信号Ｓ３を゛
１″レベルにした後、時点ｔ２に外部入力端子１から最
初の“１”レベルになり同時にＡＮＤ回路８のＡＮＤ出
力信号Ｓ８も“１″レベルになり、その後外部入力端子
１からどのような信号Ｓ１が入力されてもＯＲ回路７の
出力信号Ｓ７は“１”レベルなので、信号選択回路５で
はＩｎｌが選ばれ、出力端６の信号Ｓ６には外部入力端
子１からの信号Ｓ１が出力される。
１″レベルにした後、時点ｔ２に外部入力端子１から最
初の“１”レベルになり同時にＡＮＤ回路８のＡＮＤ出
力信号Ｓ８も“１″レベルになり、その後外部入力端子
１からどのような信号Ｓ１が入力されてもＯＲ回路７の
出力信号Ｓ７は“１”レベルなので、信号選択回路５で
はＩｎｌが選ばれ、出力端６の信号Ｓ６には外部入力端
子１からの信号Ｓ１が出力される。
テストモード設定を解除するには、外部入力端子１を常
時“Ｏ”レベルにした後、内部リセット信号Ｓ３を“０
パレベルにするとＯＲ回路７の出力信号Ｓ７は°″０′
″０′″レベルストモードが解除できる。
時“Ｏ”レベルにした後、内部リセット信号Ｓ３を“０
パレベルにするとＯＲ回路７の出力信号Ｓ７は°″０′
″０′″レベルストモードが解除できる。
このように構成することにより、１つの外部入力端子１
のみで集積回路のテストモードが設定できる。
のみで集積回路のテストモードが設定できる。
以上の説明で明らかな如く本発明の集積回路のテストモ
ード設定回路によれば、１つの外部入力端子を設けるテ
ストモード設定回路を組み込む場合、テストモード設定
のための外部端子を設けずに１つの外部入力端子でテス
トモード設定回路を組みこめる効果がある。
ード設定回路によれば、１つの外部入力端子を設けるテ
ストモード設定回路を組み込む場合、テストモード設定
のための外部端子を設けずに１つの外部入力端子でテス
トモード設定回路を組みこめる効果がある。
図、第５図は第４図のブロックの動作を説明するための
入力信号のタイミング図、第６図は従来のテスト回路の
一例のブロック図である。
入力信号のタイミング図、第６図は従来のテスト回路の
一例のブロック図である。
１・・・外部入力端子、２・・・内部信号端、３・・・
内部リセット端（ハイアクティブ）、４．．４ａ・・・
外部入力信号検出回路、５・・・信号選択回路、６・・
・内部出力端、７・・・ＯＲ回路、８・・・ＡＮＤ回路
、９・・・テストモード設定端子、１０．１０ａ・・・
集積回路、Ｓｌ・・・外部入力信号、ＳＱ、Ｓ７．Ｓ９
・・・選択信号、Ｓ３・・・内部リセット信号。
内部リセット端（ハイアクティブ）、４．．４ａ・・・
外部入力信号検出回路、５・・・信号選択回路、６・・
・内部出力端、７・・・ＯＲ回路、８・・・ＡＮＤ回路
、９・・・テストモード設定端子、１０．１０ａ・・・
集積回路、Ｓｌ・・・外部入力信号、ＳＱ、Ｓ７．Ｓ９
・・・選択信号、Ｓ３・・・内部リセット信号。
Claims (1)
- 【特許請求の範囲】 １、選択信号を入力して外部入力信号端子からの外部入
力信号と内部入力信号のいずれかを選択する信号選択回
路を有しテストモード時には前記外部入力信号を選択し
て内部回路に供給する集積回路のテストモード設定回路
において、前記外部入力信号及び内部リセット信号を入
力して前記テストモード時には外部入力信号を選択して
前記選択信号を出力する外部入力信号検出回路を付加し
たことを特徴とする集積回路のテストモード設定回路。 ２、前記外部入力信号検出回路が、ＲＳフリップフロッ
プを有することを特徴とする請求項１記載の集積回路の
テストモード設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187651A JPH0474979A (ja) | 1990-07-16 | 1990-07-16 | 集積回路のテストモード設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187651A JPH0474979A (ja) | 1990-07-16 | 1990-07-16 | 集積回路のテストモード設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474979A true JPH0474979A (ja) | 1992-03-10 |
Family
ID=16209832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2187651A Pending JPH0474979A (ja) | 1990-07-16 | 1990-07-16 | 集積回路のテストモード設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0474979A (ja) |
-
1990
- 1990-07-16 JP JP2187651A patent/JPH0474979A/ja active Pending
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