JPH047760A - メモリ高速アクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサとそれに付随するメモリ
部とを有する制御装置におけるメモリ高速アクセス方式
に関する。

〔従来の技術〕

従来、この種のメモリ高速アクセス方式としては、キヤ
ノンュメモリを利用する方式があった。

（発明が解決しようとするＩＯ） 上述した従来のキャソノユメモリを利用するメモリ高速
アクセス方式では、キヤノンュメモリとして高価な高速
メモリを使用しなければならず、しかもそのキャノソユ
メモリの専用コントローラが必要となるので、そのメモ
リ高速アクセス方式が適用される制御装置が非常に高価
な制御装置になってしまうという欠点がある。

本発明の目的は、上述の点に鑑み、安価な制御装置でマ
イクロプロセッサのメモリアクセスを高速化することが
でき、マイクロプロセッサの処理性能を向上させること
ができるメモリ高速アクセス方式を提供することにある
。

〔課題を解決するための手段〕

本発明のメモリ高速アクセス方式は、マイクロプロセッ
サとそれに付随するメモリ部とを有する制御装置におい
て、メモリ部から読み出された読出しデータを蓄積する
データ蓄積部と、メモリ部に送出するメモリデータ読出
しアドレスを蓄積し前記データ蓄積部に読出しデータが
蓄積された時点でメモリ部に送出するメモリデータ読出
しアドレスをカウントアンプするアドレス制御部と、マ
イクロプロセッサからのメモリデータ読出しアドレスと
前記アドレス制御部に蓄積されているメモリデータ読出
しアドレスとを比較して両者が一致しない場合にマイク
ロプロセッサからのメモリデータ読出しアドレスを前記
アドレス制御部に蓄積するアドレス比較部とを有する。

〔作用〕

本発明のメモリ高速アクセス方式では、データ蓄積部が
メモリ部から読み出された読出しデータを蓄積し、アド
レス制御部がメモリ部に送出するメモリデータ読出しア
ドレスを蓄積しデータ蓄積部に読出しデータが蓄積され
た時点でメモリ部に送出するメモリデータ読出しアドレ
スをカウントアンプし、アドレス比較部がマイクロプロ
セッサからのメモリデータ読出しアドレスとアドレス制
御部に蓄積されているメモリデータ読出しアドレスとを
比較して両者が一致しない場合にマイクロプロセッサか
らのメモリデータ読出しアドレスをアドレス制御部に蓄
積する。

〔実施例〕

次に、本発明について凹面を参照して説明する。

第１図は、本発明のメモリ高速アクセス方式の一実施例
の構成を示すブロックＲである。本実施例のメモリ高速
アクセス方式は、マイクロプロセッサ１と、アドレス制
御部２と、アドレス比較部３と、データ蓄積部４と、メ
モリ部５とを含んで構成されている。

第２図は、本実施例のメモリ高速アクセス方式の動作の
一例の概要を示すタイムチャートである。

次に、このように構成された本実施例のメモリ高速アク
セス方式の動作について説明する。

メモリデータ読み出し時には、マイクロプロセッサ１か
らのメモリデータ読出しアドレスが一定の間隔（マイク
ロプロセッサ１の動作クロックの一定数分であるワンバ
スサイクルの間隔。第２図の例では、Ｔ１〜Ｔ４の間隔
。ウェイトサイクルＴＷが挿入される場合もある）で出
力されている。

一方、アドレス制御部２からメモリ部５に対しては、ア
ドレス制御部２に蓄積されているメモリデータ読出しア
ドレスが送出されている。

本実施例（ひいては、本発明）では、マイクロプロセッ
サｌからのメモリデータ読出しアドレスが連続的にカウ
ントアンプ（メモリデータ読出しアドレスの１単位の増
加）されることが多いメモリデータ読出しに適用される
ことを前提としている（命令語読出しを代表例として、
このようなメモリデータ読出しは一般的なものである）
。

このように、マイクロプロセ、す１からのメモリデータ
読出しアドレスが連続的にカウントアツプされている場
合には、後述するように、アドレス制御部２に蓄積され
るメモリデータ読出しアドレスはマイクロプロセッサ１
からのメモリデータ読出しアドレスの値を先取りした値
となり、マイクロプロセッサ１からのメモリデータ読出
し信号（ＲＤ）の立ち下がり時（メモリデータ読出しを
指示する信号が発行される時点）には両メモリデータ読
出しアドレスは同一の値になる。

さて、マイクロプロセッサ１からのメモリデータ読出し
信号が立ち下がると（メモリデータ読出し信号は負論理
の信号であるので低位状態でメモリ読出しの指示を表わ
している）、マイクロプロセッサ１からのメモリデータ
読出しアドレスとアドレス制御部２に蓄積されているメ
モリデータ読出しアドレスとがアドレス比較部３によっ
て比較される。

上述したように、この比較で両者は原則的に一致する。

このように両者が一致する場合には、状態の変更は行わ
れない（それまで通りアドレス制御部２に蓄積されてい
るメモリデータ読出しアドレスがメモリ部５に送出され
続ける）。

メモリ部５からは、このようなメモリデータ読出しアド
レスおよびアドレス制御部２からのメモリデータ読出し
信号（ＭＥＭＲＤ）に基づいてデータ（メモリデータ）
が読み出される。そのデータは、データ蓄積部４に読出
しデータとして蓄積される。

データ蓄積部４に蓄積された読出しデータに対しては、
マイクロプロセッサ１によるデータ読出し処理（データ
蓄積部４に蓄積されている読出しデータを読み出す処理
）が行われる。

一方、データ蓄積部４に読出しデータが蓄積された時点
で、アドレス制御部２に蓄積されているメモリデータ読
出しアドレスのカウントアンプが行われ、カウントアン
プ後のメモリデータ読出しアドレスが新たにメモリ部５
に送出される。

このようにして送出されたカウントアンプ後のメモリデ
ータ読出しアドレスに基づき、メモリ部５から次のデー
タが読み出され、読み出されたデータがデータ蓄積部４
に読出しデータとして蓄積される。

したがって、マイクロプロセッサ１からメモリデータ読
出しアドレスが送出される前にアドレス制御部２からそ
のメモリデータ読出しアドレスがメモリ部５に送出され
ることになり、マイクロプロセッサ１によるメモリアク
セスが高速になる。

例えば、第２図中のメモリデータ読出しアドレスｒｎ＋
２　（ｎは正整数）」に基づくメモリデータ読出しにお
いては、前回のメモリデータ読出しくメモリデータ読出
しアドレスｒｎ＋ＩＪに基づくメモリデータ読出し）に
係る読出しデータがデータ蓄積部４に蓄積された時刻ｔ
２において、アクセス制御部２に蓄積されているメモリ
データ読出しアドレスのカラン）・アップが行われ、カ
ウントアツプされたメモリデータ読出しアドレス「ｎ＋
２」がメモリ部５に送出される。この時刻ｔ２は、マイ
クロプロセッサ１からメモリデータ読出しアドレスｒｎ
＋２Ｊが送出される時刻ｔ３よりも早い時刻である。し
たがって、時刻ｔ４においてすでにメモリデータ読出し
アドレス「ｎ＋２」に係る読出しデータがデータ蓄積部
４に蓄積されることになり、マイクロプロセッサ１によ
るメモリアクセスが高速になる。

例外的に、マイクロプロセッサ１からのメモリデータ読
出しアドレスが連続的にカウントアツプされなくて、ア
ドレス比較部３による比較でマイクロプロセッサ１から
のメモリデータ読出しアドレスとアドレス制御部２に蓄
積されているメモリデータ読出しアドレスとが一致しな
い場合には、その旨がアドレス比較部３からアドレス制
御部２に通知される。

アドレス制御部２では、この通知に基づいて、マイクロ
プロセッサ１からのメモリデータ読出しアドレスがメモ
リ部５に送出すべきメモリデータ読出しアドレスとして
新たに蓄積される。

したがって、その時点ですでにメモリ部５に送出されて
いたメモリデータ読出しアドレスはキャンセルされ、新
たに蓄積されたメモリデータ読出しアドレスがメモリ部
５に送出され、そのメモリデータ読出しアドレスに基づ
いてメモリ部５からのデータの読出しが行われる。

例えば、第２図中のメモリデータ読出しアドレスｒｎＪ
に基づくメモリデータ読出しにおいては、時刻ｔ１にお
いてメモリデータ読出しアドレス１ｍ（ｍはｎでない正
整数）」とメモリデータ読出しアドレスｒｎＪとが異な
り、それまでメモリ部５に送出されていたメモリデータ
読出しアドレスｒｍＪがキャンセルされて、メモリデー
タ読出しアドレスｒｎＪによるメモリデータ読出しが行
われる。

このようにして、マイクロプロセッサ１からのメモリデ
ータ読出しアドレスが連続的にカウントアンプされるこ
とが原則的であるメモリデータ読出しにおいて、例外的
にそのメモリデータ読出しアドレスが連続的にカウント
アツプされない場合にも対処しつつ、マイクロプロセッ
サ１によるメモリアクセスを高速化することが可能にな
る。

〔発明の効果〕

以上説明したように本発明は、データ蓄積部アクセス制
御部およびアドレス比較部を設けることにより、キャッ
シュメモリ等の高価なハードウェアを使用しない安価な
制御装置で、マイクロプロセッサのメモリアクセスを高
速化することができ、マイクロプロセッサの処理性能を
向上させることができるという効果がある。

特に、メモリデータ読出しアドレスが連続してカウント
アツプされることが多い命令語読出し時等においては上
述の効果が大である。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、 第２図は第１図に示すメモリ高速アクセス方式の動作の
一例の概要を示すタイムチャートである。 図において、 １・・・マイクロプロセッサ、 ２・・・アドレス制御部、 ３・・・アドレス比較部、 ４・・・データ蓄積部、 ５・・・メモリ部である。

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサとそれに付随するメモリ部とを有す
   る制御装置において、 メモリ部から読み出された読出しデータを蓄積するデー
   タ蓄積部と、 メモリ部に送出するメモリデータ読出しアドレスを蓄積
   し、前記データ蓄積部に読出しデータが蓄積された時点
   でメモリ部に送出するメモリデータ読出しアドレスをカ
   ウントアップするアドレス制御部と、 マイクロプロセッサからのメモリデータ読出しアドレス
   と前記アドレス制御部に蓄積されているメモリデータ読
   出しアドレスとを比較して両者が一致しない場合にマイ
   クロプロセッサからのメモリデータ読出しアドレスを前
   記アドレス制御部に蓄積するアドレス比較部と を有することを特徴とするメモリ高速アクセス方式。