JPH0479317A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH0479317A JPH0479317A JP19419590A JP19419590A JPH0479317A JP H0479317 A JPH0479317 A JP H0479317A JP 19419590 A JP19419590 A JP 19419590A JP 19419590 A JP19419590 A JP 19419590A JP H0479317 A JPH0479317 A JP H0479317A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
本発明は、半導体装置の特にＡｌ電極ないしは配線層の
製法に係わる。
製法に係わる。
〔発明の概要］
第１の本発明は半導体装置の製法に係わり、所要のパタ
ーンに４７電極ないしは配線層を形成して後、このＡｌ
電極ないしは配線層にＣｕをイオン注入することにより
、Ａｌ電極ないしは配線層の腐食を抑制して、半導体装
置の信頼性の向上をはかる。
ーンに４７電極ないしは配線層を形成して後、このＡｌ
電極ないしは配線層にＣｕをイオン注入することにより
、Ａｌ電極ないしは配線層の腐食を抑制して、半導体装
置の信頼性の向上をはかる。
第２の本発明は、所要のパターンにＡｌを主体とする電
極ないしは配線層を形成して後、このＡｌを主体とする
電極ないしは配線層の少なくとも側面を覆って耐熱絶縁
性の第１の保護膜を形成する工程と、その後ＡＩを主体
とする電極ないしは配線層に対するシンターを行う工程
と、この第１の保護膜上に全面的に第２の保護膜を形成
する工程とを採ることにより、Ａｌを主体とする電極な
いしは配線層の突起いわゆるヒロックの発生を抑制して
、半導体装置の信頼性の向上をはかる。
極ないしは配線層を形成して後、このＡｌを主体とする
電極ないしは配線層の少なくとも側面を覆って耐熱絶縁
性の第１の保護膜を形成する工程と、その後ＡＩを主体
とする電極ないしは配線層に対するシンターを行う工程
と、この第１の保護膜上に全面的に第２の保護膜を形成
する工程とを採ることにより、Ａｌを主体とする電極な
いしは配線層の突起いわゆるヒロックの発生を抑制して
、半導体装置の信頼性の向上をはかる。
〔従来の技術］
Ａｌ又はＡＩ合金即ちＡｌを主体とする電極ないしは配
線層（以下Ａｌ配線層と略記す）は、ＬＳＩ（半導体集
積回路）の電極ないしは配線層として最も一般的に用い
られている。このＡｌ配線層は、Ｓｉに対するオーミッ
クコンタクト形成が容易で、ＳｉＯ□膜等の絶縁層との
密着性に優れ、また膜形成が容易でかつボンディングが
行い易いなどの特徴を有する。
線層（以下Ａｌ配線層と略記す）は、ＬＳＩ（半導体集
積回路）の電極ないしは配線層として最も一般的に用い
られている。このＡｌ配線層は、Ｓｉに対するオーミッ
クコンタクト形成が容易で、ＳｉＯ□膜等の絶縁層との
密着性に優れ、また膜形成が容易でかつボンディングが
行い易いなどの特徴を有する。
特にＡＺ−Ｃｕ合金によるＡｌ配線層は、高温、大電流
密度下における金属イオンの移動によって起こるエレク
トロマイグレーション即ちボイドの発生や断線が生じに
くいという特性がある。このようなＡｌ−Ｃｕ合金によ
る配線は例えば、全面的にＡ１層を被着形成した後Ｃｕ
をイオン注入する等して、その後所要の配線パターンに
、ＲＩＥ（反応性イオンエツチング）等の異方性エツチ
ングによってパターニングし、その後オーミックコンタ
クトをとるための熱処理いわゆるシンターを行って形成
していた。
密度下における金属イオンの移動によって起こるエレク
トロマイグレーション即ちボイドの発生や断線が生じに
くいという特性がある。このようなＡｌ−Ｃｕ合金によ
る配線は例えば、全面的にＡ１層を被着形成した後Ｃｕ
をイオン注入する等して、その後所要の配線パターンに
、ＲＩＥ（反応性イオンエツチング）等の異方性エツチ
ングによってパターニングし、その後オーミックコンタ
クトをとるための熱処理いわゆるシンターを行って形成
していた。
しかしながら、このようなＡＺ−Ｃｕ合金による電極な
いしは配線層を形成する場合、ＲＩＥによるバターニン
グ後にコロジョン（電極腐食）が発生する場合があり、
体転性の低下を来していた。
いしは配線層を形成する場合、ＲＩＥによるバターニン
グ後にコロジョン（電極腐食）が発生する場合があり、
体転性の低下を来していた。
また、上述したようなＡｌ配線層上の眉間絶縁層ないし
は表面保護膜の形成は、例えば第４図にその要部の路線
的断面図を示すように、絶縁層（４３）上にスパッタリ
ング等によりＡｌ配線層（４４）を形成した後、このＡ
ｌ配線層（４４）上を覆って全面的に例えばプラズマＣ
ＶＤによってＳｉＮ膜（４５）を形成する。
は表面保護膜の形成は、例えば第４図にその要部の路線
的断面図を示すように、絶縁層（４３）上にスパッタリ
ング等によりＡｌ配線層（４４）を形成した後、このＡ
ｌ配線層（４４）上を覆って全面的に例えばプラズマＣ
ＶＤによってＳｉＮ膜（４５）を形成する。
このとき、ＳｉＮ膜（４５）の被着はＡｌ配線層（４４
）の表面の凹凸形状の影響を受けるため、５ｉＮｌｌｉ
（４５）のカバレージが悪くなり、オーバーハング（４
６）を生じさせる場合がある。このオーバーハング（４
６）が生じるとそのくびれ部において膜質に歪みが生じ
る等の膜質劣化を来して、矢印ａで示す方向に水分や汚
染物質の侵入を受けやすく、配線層（４４）が腐食ない
しは汚損して断線或いは抵抗増加を惹き起こす等の問題
があった。
）の表面の凹凸形状の影響を受けるため、５ｉＮｌｌｉ
（４５）のカバレージが悪くなり、オーバーハング（４
６）を生じさせる場合がある。このオーバーハング（４
６）が生じるとそのくびれ部において膜質に歪みが生じ
る等の膜質劣化を来して、矢印ａで示す方向に水分や汚
染物質の侵入を受けやすく、配線層（４４）が腐食ない
しは汚損して断線或いは抵抗増加を惹き起こす等の問題
があった。
これに対して、例えば第５図の路線的断面図に示すよう
に、Ａｌ配線層（４４）上にプラズマＣＶＤにより５ｉ
Ｎｌｌｉを形成した後、ＲＩＥ等の異方性エツチングに
よってエッチバックを施して、Ａｌ配線層（４４）の凹
部（４４Ｃ）内を埋込むように埋込み層（４７）を形成
し、この埋込み層（４７）及びＡｌ配線層（４４）上を
覆って全面的にプラズマＣＶＤ等によりＳｉＮ膜（４５
）を形成することによって、オーバーハング（４６）の
発生を抑制し、外部から水分や汚染物質の侵入を抑制す
る方法がある。
に、Ａｌ配線層（４４）上にプラズマＣＶＤにより５ｉ
Ｎｌｌｉを形成した後、ＲＩＥ等の異方性エツチングに
よってエッチバックを施して、Ａｌ配線層（４４）の凹
部（４４Ｃ）内を埋込むように埋込み層（４７）を形成
し、この埋込み層（４７）及びＡｌ配線層（４４）上を
覆って全面的にプラズマＣＶＤ等によりＳｉＮ膜（４５
）を形成することによって、オーバーハング（４６）の
発生を抑制し、外部から水分や汚染物質の侵入を抑制す
る方法がある。
しかしながらこのような方法による場合は、埋込み層（
４７）をエッチバック等により形成した後のシンター工
程において、第６図に路線的断面図を示すように、その
加熱によってこの配線層（４４）の横方向のＡｌ配線層
（４４）角部に突起いわゆるヒロック（４８）が発生す
る場合があった。また、上述した第６図で説明した段階
でのシンター、工程を行わずに、第５図に示すように、
Ａｌ配線層（４４）上を覆って全面的に絶縁層を形成し
た状態でシンターを行うことが考えられるが、この場合
は厚いＳ１膜（４５）を形成したことによって大きな歪
みが生しる。
４７）をエッチバック等により形成した後のシンター工
程において、第６図に路線的断面図を示すように、その
加熱によってこの配線層（４４）の横方向のＡｌ配線層
（４４）角部に突起いわゆるヒロック（４８）が発生す
る場合があった。また、上述した第６図で説明した段階
でのシンター、工程を行わずに、第５図に示すように、
Ａｌ配線層（４４）上を覆って全面的に絶縁層を形成し
た状態でシンターを行うことが考えられるが、この場合
は厚いＳ１膜（４５）を形成したことによって大きな歪
みが生しる。
この状態でシンターのための加熱を行うと、マイグレー
ションやヒロック（４８）が生じる恐れがある。
ションやヒロック（４８）が生じる恐れがある。
このようなマイグレーションないしはヒロック（４８）
の発生は、これ自体が配線層の特性の低下を来すと共に
、眉間絶縁層にピンホールを発生させる原因となったり
、又このヒロック（４８）が大きく形成されると各Ａｌ
配線層（４４）間の短絡の原因となって半導体装置の信
転性の低下を招く恐れがあり、その発生を回避すること
が望まれていた。
の発生は、これ自体が配線層の特性の低下を来すと共に
、眉間絶縁層にピンホールを発生させる原因となったり
、又このヒロック（４８）が大きく形成されると各Ａｌ
配線層（４４）間の短絡の原因となって半導体装置の信
転性の低下を招く恐れがあり、その発生を回避すること
が望まれていた。
〔発明が解決しようとする課題］
本発明は、上述したようなＡｌ合金による電極ないしは
配線層を形成する場合の汚損、電極腐食の発生や、また
Ａ／合金配線層上のヒロックの発生等を回避して、半導
体装置の信転性の向上をはかる。
配線層を形成する場合の汚損、電極腐食の発生や、また
Ａ／合金配線層上のヒロックの発生等を回避して、半導
体装置の信転性の向上をはかる。
本発明による半導体装置の各側の製造工程図を第１図Ａ
−Ｄ及び第２図Ａ−Ｅに示す。
−Ｄ及び第２図Ａ−Ｅに示す。
第１の本発明は、第１図Ａに示すように、所要のパター
ンにＡｌ電極ないしは配線層（２）を形成して後、第１
図Ｃに示すように、このＡｌ電極ないしは配線Ｎ（２）
にＣｕをイオン注入する。
ンにＡｌ電極ないしは配線層（２）を形成して後、第１
図Ｃに示すように、このＡｌ電極ないしは配線Ｎ（２）
にＣｕをイオン注入する。
また第２の本発明は、第２図Ａに示すように、所要のパ
ターンにＡｌを主体とする、即ちＡｌのみ若しくは大半
がＡｌより成り、他に添加物が添加されたＡ１合金より
成る電極ないしは配線層（１２）を形成して後、第２図
Ｂに示すように、このＡＩを主体とする電極ないしは配
線層（１２）の少なくとも側面（２Ａ）を覆って耐熱絶
縁性の第１の保護膜（６）を形成する工程と、その後Ａ
Ｉを主体とする電極ないしは配線層（１２）に対するシ
ンターを行う工程と、第２図已に示すように、この第１
の保護膜（６）上に全面的に第２の保護膜（８）を形成
する工程とを採る。
ターンにＡｌを主体とする、即ちＡｌのみ若しくは大半
がＡｌより成り、他に添加物が添加されたＡ１合金より
成る電極ないしは配線層（１２）を形成して後、第２図
Ｂに示すように、このＡＩを主体とする電極ないしは配
線層（１２）の少なくとも側面（２Ａ）を覆って耐熱絶
縁性の第１の保護膜（６）を形成する工程と、その後Ａ
Ｉを主体とする電極ないしは配線層（１２）に対するシ
ンターを行う工程と、第２図已に示すように、この第１
の保護膜（６）上に全面的に第２の保護膜（８）を形成
する工程とを採る。
〔作用］
上述したように、第１の本発明半導体装置の製法によれ
ば、Ａｌ電極ないしは配線層（２）をＲＴＥ等によって
所要のパターンにバターニングした後にＣｕのイオン注
入を行うため、Ａｌ−Ｃｕ合金層に対するＲＩＥ等の異
方性エツチングを行うことなく ＡｌＣｕ合金より成る
Ａｌ電極ないしは配線層（２）を形成することができ、
このＡｌ−Ｃｕ合金より成るＡｌ電極ないしは配線層（
２）の電極腐食の発生を抑制して、半導体装置の信顛性
の向上をはかることができる。
ば、Ａｌ電極ないしは配線層（２）をＲＴＥ等によって
所要のパターンにバターニングした後にＣｕのイオン注
入を行うため、Ａｌ−Ｃｕ合金層に対するＲＩＥ等の異
方性エツチングを行うことなく ＡｌＣｕ合金より成る
Ａｌ電極ないしは配線層（２）を形成することができ、
このＡｌ−Ｃｕ合金より成るＡｌ電極ないしは配線層（
２）の電極腐食の発生を抑制して、半導体装置の信顛性
の向上をはかることができる。
また第２の本発明半導体装置の製法によれば、Ａｌを主
体とする電極ないしは配線層（２）を所要のパターンに
パターニングした後、少な（ともその側面（２Ａ）を覆
って、例えば第２図Ｂに示すように、上面（２Ｂ）をも
含んで全面的に耐熱絶縁性の第１の保護膜（６）を形成
した後、シンターによる加熱工程を行い、この第１の保
護膜（６）上に第２の保護膜（８）を形成するようにし
たので、第１の保護膜（６）はヒロックの発生を防止す
る程度の薄さとすることができるため、Ａｌを主体とす
る電極ないしは配線層（１２）に対する歪みを抑えるこ
とができる。従って、このようなシンター時の加熱工程
におけるヒロックやマイグレーションの発生を格段に抑
制することができ、半導体装置の信軌性の向上をはかる
ことができる。
体とする電極ないしは配線層（２）を所要のパターンに
パターニングした後、少な（ともその側面（２Ａ）を覆
って、例えば第２図Ｂに示すように、上面（２Ｂ）をも
含んで全面的に耐熱絶縁性の第１の保護膜（６）を形成
した後、シンターによる加熱工程を行い、この第１の保
護膜（６）上に第２の保護膜（８）を形成するようにし
たので、第１の保護膜（６）はヒロックの発生を防止す
る程度の薄さとすることができるため、Ａｌを主体とす
る電極ないしは配線層（１２）に対する歪みを抑えるこ
とができる。従って、このようなシンター時の加熱工程
におけるヒロックやマイグレーションの発生を格段に抑
制することができ、半導体装置の信軌性の向上をはかる
ことができる。
以下、本発明による半導体装置の製法の各側を第１図、
第２図及び第３図Ａ−Ｅの製造工程図を参照して詳細に
説明する。この場合各側共に、半導体装置例えばＳＲＡ
Ｍの基体上に形成されたＭＯＳＦＥＴ（絶縁ゲート型電
界効果トランジスタ）等より成る各素子上に層間絶縁層
を形成し、この眉間絶縁層上にＡｌ又はＡＩを主体とす
る電極ないしは配線層を形成した後表面保護膜を形成す
る場合について説明する。
第２図及び第３図Ａ−Ｅの製造工程図を参照して詳細に
説明する。この場合各側共に、半導体装置例えばＳＲＡ
Ｍの基体上に形成されたＭＯＳＦＥＴ（絶縁ゲート型電
界効果トランジスタ）等より成る各素子上に層間絶縁層
を形成し、この眉間絶縁層上にＡｌ又はＡＩを主体とす
る電極ないしは配線層を形成した後表面保護膜を形成す
る場合について説明する。
実施例１
この例においては、第１の本発明による半導体装置の製
法について説明する。
法について説明する。
第１図Ａに示すように、例えばＳｉＯ□より成る眉間絶
縁層（１）上に、所要のパターンのＡｌ電極ないしは配
線層（２）を形成する。
縁層（１）上に、所要のパターンのＡｌ電極ないしは配
線層（２）を形成する。
次に第１図Ｂに示すように、Ａｌ電極ないしは配線層（
２）上を覆って全面的に、例えばプラズマＣｖＤによっ
てＳｉＮ層より成る絶縁層（３）を被着形成する。
２）上を覆って全面的に、例えばプラズマＣｖＤによっ
てＳｉＮ層より成る絶縁層（３）を被着形成する。
その後例えばＲＩＥ等により絶縁層（３）に対してエッ
チバックを行って第１図Ｃに示すように、各Ａｌ電極な
いしは配線層（２）間を埋込むように絶縁層（３）より
成るイオン注入マスク層（４）を形成し、全面的にＣｕ
のイオン注入を行う。
チバックを行って第１図Ｃに示すように、各Ａｌ電極な
いしは配線層（２）間を埋込むように絶縁層（３）より
成るイオン注入マスク層（４）を形成し、全面的にＣｕ
のイオン注入を行う。
次に、必要に応じてイオン注入マスク層（４）を除去し
た後に、全面的に例えばプラズマＣＶＤ等によってＳｉ
Ｎ層等より成る表面保護膜（５）を形成する。
た後に、全面的に例えばプラズマＣＶＤ等によってＳｉ
Ｎ層等より成る表面保護膜（５）を形成する。
このような方法によって形成した半導体装置は、Ｃｕを
イオン注入した後にＲＩＥを行う工程がないので、ヒロ
ックやマイグレーションの生じにくいＡｌ−Ｃｕ合金よ
り成る電極ないしは配線層（２）を電極腐食を生じるこ
となく得ることができる。
イオン注入した後にＲＩＥを行う工程がないので、ヒロ
ックやマイグレーションの生じにくいＡｌ−Ｃｕ合金よ
り成る電極ないしは配線層（２）を電極腐食を生じるこ
となく得ることができる。
実施例２
この例においては、第２の本発明による半導体装置の製
法の一例について説明する。
法の一例について説明する。
第２図Ａに示すように、例えばＳｉＯ□等より成る層間
絶縁層（１）上に、所要のパターンのＡＩを主体とする
Ａｌのみ或いは例えば＾１−Ｓｉ合金より成る電極ない
しは配線層（以下これらをＡｌ配線層と記す）（１２）
を形成する。
絶縁層（１）上に、所要のパターンのＡＩを主体とする
Ａｌのみ或いは例えば＾１−Ｓｉ合金より成る電極ない
しは配線層（以下これらをＡｌ配線層と記す）（１２）
を形成する。
次に第２図Ｂに示すように、Ａｌ配線層（１２）の少な
（とも側面（２Ａ）を覆って例えば全面的に上面（２Ｂ
）上をも覆って、プラズマＣＶＤ等によって耐熱絶縁性
のＳｉＮ層等より成る第１の保護膜（６）を例えば１０
００人の厚さに被着形成し、その後Ａｌ配線層（１２）
に対するシンター例えば４００°Ｃで６０分間の熱処理
を行う。
（とも側面（２Ａ）を覆って例えば全面的に上面（２Ｂ
）上をも覆って、プラズマＣＶＤ等によって耐熱絶縁性
のＳｉＮ層等より成る第１の保護膜（６）を例えば１０
００人の厚さに被着形成し、その後Ａｌ配線層（１２）
に対するシンター例えば４００°Ｃで６０分間の熱処理
を行う。
第２図Ｃに示すように、第１の保護膜（６）上を覆って
全面的に例えばプラズマＣＶＤにより５０００人の厚さ
のＳｉＮ層等より成る絶縁層（７Ａ）を被着形成する。
全面的に例えばプラズマＣＶＤにより５０００人の厚さ
のＳｉＮ層等より成る絶縁層（７Ａ）を被着形成する。
その後必要に応じてレジスト等により絶縁層（７Ａ）の
上面の平坦化を行ってこの絶縁層（７Ａ）に対して例え
ばＲＩＥ等によるエッチバックを行い、第２図りに示す
ように、各Ａｌ配線層（１２）間の凹部（２Ｃ）を埋込
むように埋込み層（７）を形成する。
上面の平坦化を行ってこの絶縁層（７Ａ）に対して例え
ばＲＩＥ等によるエッチバックを行い、第２図りに示す
ように、各Ａｌ配線層（１２）間の凹部（２Ｃ）を埋込
むように埋込み層（７）を形成する。
この後第２図已に示すように、各Ａｌ配線１ （１２）
及び埋込み層（７）上を覆って全面的にプラズマＣＶＤ
等によってＳｉＮ層等より成る第２の保護膜（８）例え
ば表面保護膜を形成する。
及び埋込み層（７）上を覆って全面的にプラズマＣＶＤ
等によってＳｉＮ層等より成る第２の保護膜（８）例え
ば表面保護膜を形成する。
このような方法によって群成した半導体装置は、Ａｌ配
線層（１２）上の少な（とも側面（２Ａ）を覆って第１
の保護膜（６）を形成した後に、ＡＩ電極配線層（１２
）に対するシンターを行うので、このシンターによって
Ａｌ配線層（Ｉ２）の横方向又は全面的にヒロックを生
じることなく形成することができ、また埋込み層（７）
を形成した後にプラズマＣＶＤによって厚い絶縁層等よ
り成る第２の保護膜を形成するので、この厚い第２の保
護膜（８）を形成した後にシンターを行う場合の歪みの
存在によるヒロックやマイグレーションの発生の助長を
回避することができる。
線層（１２）上の少な（とも側面（２Ａ）を覆って第１
の保護膜（６）を形成した後に、ＡＩ電極配線層（１２
）に対するシンターを行うので、このシンターによって
Ａｌ配線層（Ｉ２）の横方向又は全面的にヒロックを生
じることなく形成することができ、また埋込み層（７）
を形成した後にプラズマＣＶＤによって厚い絶縁層等よ
り成る第２の保護膜を形成するので、この厚い第２の保
護膜（８）を形成した後にシンターを行う場合の歪みの
存在によるヒロックやマイグレーションの発生の助長を
回避することができる。
実施例３
この例においても、第２の本発明による半導体装置の製
法の他の例について説明する。
法の他の例について説明する。
第３図Ａに示すように、例えばＳｉＯ□等より成る層間
絶縁層（１）上に、所要のパターンの実施例２で説明し
たようなＡｌ配線層（１２）を形成した後、全面的にス
パッタリング等により例えば厚さ１０００人〜３０００
人程度以下属層例えばＴｉ層（９Ａ）を形成する。
絶縁層（１）上に、所要のパターンの実施例２で説明し
たようなＡｌ配線層（１２）を形成した後、全面的にス
パッタリング等により例えば厚さ１０００人〜３０００
人程度以下属層例えばＴｉ層（９Ａ）を形成する。
このＴｉはカバレージが良いため、Ａｌ配線層（１２）
の側面（２Ａ）にも良好に被着される。
の側面（２Ａ）にも良好に被着される。
次に第３図Ｂに示すように、このＴｉ層（９Ａ）に対し
てＲＩＥ等によるエッチバックを施す。このときこのＴ
ｉ層（９Ａ）はＡｌ配線層（１２）の側面（２Ａ）上に
おいて実質的にその厚さが大となっているため、側面（
２Ａ）を覆ってサイドウオール状の第１の保護膜（９）
が形成される。そしてこの後Ａｌ配線層（１２）に対す
るシンター例えば４００°Ｃで６０分間の加熱を行う。
てＲＩＥ等によるエッチバックを施す。このときこのＴ
ｉ層（９Ａ）はＡｌ配線層（１２）の側面（２Ａ）上に
おいて実質的にその厚さが大となっているため、側面（
２Ａ）を覆ってサイドウオール状の第１の保護膜（９）
が形成される。そしてこの後Ａｌ配線層（１２）に対す
るシンター例えば４００°Ｃで６０分間の加熱を行う。
第３図Ｃに示すように、Ａｌ配線層（１２）及び第１の
保護膜（９）上を覆って全面的に例えばプラズマＣＶＤ
によりＳｉＮ層等より成る絶縁層（７Ａ）を例えば５０
００人の厚さに被着形成する。
保護膜（９）上を覆って全面的に例えばプラズマＣＶＤ
によりＳｉＮ層等より成る絶縁層（７Ａ）を例えば５０
００人の厚さに被着形成する。
そしてこの絶縁層（７八）に対して例えばレジストによ
る平坦化を施した後例えばＲＩＥ等によるエッチバック
を行って第３図りに示すように、各Ａｌ配線層（１２）
間の凹部（２Ｃ）を埋込むように埋込み層（７）を形成
する。
る平坦化を施した後例えばＲＩＥ等によるエッチバック
を行って第３図りに示すように、各Ａｌ配線層（１２）
間の凹部（２Ｃ）を埋込むように埋込み層（７）を形成
する。
この後第３図Ｅに示すように、各Ａｌ配線層（１２）及
び埋込み層（７）上を覆って全面的にプラズマＣＶＤ等
によってＳｉＮ層等より成る第２の保護膜（８）例えば
表面保護膜を形成する。
び埋込み層（７）上を覆って全面的にプラズマＣＶＤ等
によってＳｉＮ層等より成る第２の保護膜（８）例えば
表面保護膜を形成する。
このような方法によって形成した半導体装置は、Ａｌ配
線層（１２）上の側面（２Ａ）を覆っ“ζ第１の保護膜
（６）を形成した後に、Ａｌ配線層（１２）に対するシ
ンターを行うので、このシンターによってＡｌ配線層（
１２）の横方向にヒロックを生しることなく形成するこ
とができ、また埋込み層（７）を形成した後にプラズマ
ＣＶＤによって厚い絶縁層等より成る第２の保護膜を形
成するので、この厚い第２の保護膜を形成した後にシン
ターを行う場合の歪みの存在によるヒロックやマイグレ
ーションの発生の助長を回避することができる。
線層（１２）上の側面（２Ａ）を覆っ“ζ第１の保護膜
（６）を形成した後に、Ａｌ配線層（１２）に対するシ
ンターを行うので、このシンターによってＡｌ配線層（
１２）の横方向にヒロックを生しることなく形成するこ
とができ、また埋込み層（７）を形成した後にプラズマ
ＣＶＤによって厚い絶縁層等より成る第２の保護膜を形
成するので、この厚い第２の保護膜を形成した後にシン
ターを行う場合の歪みの存在によるヒロックやマイグレ
ーションの発生の助長を回避することができる。
上述したように、第１の本発明半導体装置の製法によれ
ば、ＡＩ電極ないしは配線層（２）をｔＥ等によって所
要のパターンにバターニングした後にＣｕのイオン注入
を行うため、Ａｌ−Ｃｕ合金層に対するＲＩＥ等の異方
性エツチングを行うことなく Ａ４Ｃｕ合金より成る電
極ないしは配線層（２）を形成することができ、このＡ
ｌ−Ｃｕ合金より成るＡｌ電極ないしは配線層（２）の
電極腐食の発生を抑制して、半導体装置の信頬性の向上
をはかることができる。
ば、ＡＩ電極ないしは配線層（２）をｔＥ等によって所
要のパターンにバターニングした後にＣｕのイオン注入
を行うため、Ａｌ−Ｃｕ合金層に対するＲＩＥ等の異方
性エツチングを行うことなく Ａ４Ｃｕ合金より成る電
極ないしは配線層（２）を形成することができ、このＡ
ｌ−Ｃｕ合金より成るＡｌ電極ないしは配線層（２）の
電極腐食の発生を抑制して、半導体装置の信頬性の向上
をはかることができる。
また第２の本発明半導体装置の製法によれば、Ａｌを主
体とする電極ないしは配線層（２）を所要のパターンに
バターニングした後、少なくともその側面（２Ａ）を覆
って、例えば第２図Ｂに示すように、上面（２Ｂ）をも
含んで全面的に耐熱絶縁性の第１の保護膜（６）を形成
した後、シンターによる加熱を行い、第１の保護膜（６
）上に全面的に第２の保護膜を形成するようにしたので
、第１の保護膜（６）の厚さを小とすることができるた
め、シンターによるＡｌを主体とする電極ないしは配線
層（１２）に対する歪みの発生を抑えて、ヒロックやマ
イグレーションの発生を格段に抑制することができ、半
導体装置の信較性の向上をはかることができる。
体とする電極ないしは配線層（２）を所要のパターンに
バターニングした後、少なくともその側面（２Ａ）を覆
って、例えば第２図Ｂに示すように、上面（２Ｂ）をも
含んで全面的に耐熱絶縁性の第１の保護膜（６）を形成
した後、シンターによる加熱を行い、第１の保護膜（６
）上に全面的に第２の保護膜を形成するようにしたので
、第１の保護膜（６）の厚さを小とすることができるた
め、シンターによるＡｌを主体とする電極ないしは配線
層（１２）に対する歪みの発生を抑えて、ヒロックやマ
イグレーションの発生を格段に抑制することができ、半
導体装置の信較性の向上をはかることができる。
第１図Ａ−Ｄ、第２図Ａ−Ｅ及び第３図Ａ−Ｅは本発明
による半導体装置の製法の各側を示す製造工程図、第４
図〜第６図は従来の半導体装置の要部の路線的拡大断面
図である。 （１）は眉間絶縁層、（２）はＡｌ電極ないしは配線層
、（１２）はＡｌを主体とする電極ないしは配線層、（
３）は絶縁層、（４）はイオン注入マスク層、（５）は
表面保護膜、（２Ａ）は側面、（２Ｂ）は上面、（２Ｃ
）は凹部、（６）は第１の保護膜、（７Ａ）は絶縁層、
（７）は埋込み層、（８）は第２の保護膜、（９Ａ）は
Ｔｉ層、（９）は第１の保護膜、（４３）は絶縁層、（
４４）はＡＩ配線層、（４４Ｃ）は凹部、（４５）はＳ
ｉＮ膜、（４６）はオーバーハング、（４７）は埋込み
層、（４８）はヒロックである。
による半導体装置の製法の各側を示す製造工程図、第４
図〜第６図は従来の半導体装置の要部の路線的拡大断面
図である。 （１）は眉間絶縁層、（２）はＡｌ電極ないしは配線層
、（１２）はＡｌを主体とする電極ないしは配線層、（
３）は絶縁層、（４）はイオン注入マスク層、（５）は
表面保護膜、（２Ａ）は側面、（２Ｂ）は上面、（２Ｃ
）は凹部、（６）は第１の保護膜、（７Ａ）は絶縁層、
（７）は埋込み層、（８）は第２の保護膜、（９Ａ）は
Ｔｉ層、（９）は第１の保護膜、（４３）は絶縁層、（
４４）はＡＩ配線層、（４４Ｃ）は凹部、（４５）はＳ
ｉＮ膜、（４６）はオーバーハング、（４７）は埋込み
層、（４８）はヒロックである。
Claims (1)
- 【特許請求の範囲】 １、所要のパターンにＡｌ電極ないしは配線層を形成し
て後、 該Ａｌ電極ないしは配線層にＣｕをイオン注入する ことを特徴とする半導体装置の製法。 ２、所要のパターンにＡｌを主体とする電極ないしは配
線層を形成して後、 上記Ａｌを主体とする電極ないしは配線層の少なくとも
側面を覆って耐熱絶縁性の第１の保護膜を形成する工程
と、 その後上記Ａｌを主体とする電極ないしは配線層に対す
るシンターを行う工程と、 上記第１の保護膜上に全面的に第２の保護膜を形成する
工程とを採る ことを特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19419590A JPH0479317A (ja) | 1990-07-23 | 1990-07-23 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19419590A JPH0479317A (ja) | 1990-07-23 | 1990-07-23 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0479317A true JPH0479317A (ja) | 1992-03-12 |
Family
ID=16320533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19419590A Pending JPH0479317A (ja) | 1990-07-23 | 1990-07-23 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0479317A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62259889A (ja) * | 1986-05-07 | 1987-11-12 | Dainippon Printing Co Ltd | 熱転写シ−ト |
| US5598291A (en) * | 1993-09-24 | 1997-01-28 | Ebara Corporation | Polygon mirror mounting structure |
| JP2006216978A (ja) * | 1996-06-26 | 2006-08-17 | Micron Technology Inc | キャパシタ |
| JP2015012177A (ja) * | 2013-06-28 | 2015-01-19 | 住友電工デバイス・イノベーション株式会社 | 半導体装置及びその製造方法 |
-
1990
- 1990-07-23 JP JP19419590A patent/JPH0479317A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62259889A (ja) * | 1986-05-07 | 1987-11-12 | Dainippon Printing Co Ltd | 熱転写シ−ト |
| US5598291A (en) * | 1993-09-24 | 1997-01-28 | Ebara Corporation | Polygon mirror mounting structure |
| JP2006216978A (ja) * | 1996-06-26 | 2006-08-17 | Micron Technology Inc | キャパシタ |
| JP2015012177A (ja) * | 2013-06-28 | 2015-01-19 | 住友電工デバイス・イノベーション株式会社 | 半導体装置及びその製造方法 |
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