JPH0481002A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0481002A JPH0481002A JP2192275A JP19227590A JPH0481002A JP H0481002 A JPH0481002 A JP H0481002A JP 2192275 A JP2192275 A JP 2192275A JP 19227590 A JP19227590 A JP 19227590A JP H0481002 A JPH0481002 A JP H0481002A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- strip line
- parallel plate
- fet
- plate capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
Landscapes
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明は半導体装置、特に電力増幅用の電界効果トラン
ジスタ（ＦＥＴ）に整合回路を設けた内部整合化ＦＥＴ
に関する。
ジスタ（ＦＥＴ）に整合回路を設けた内部整合化ＦＥＴ
に関する。
［従来の技術］
高周波電力増幅用のＧａＡｓＦＥＴの入出力電極、すな
わち、ゲート電極及びドレイン電極に整合回路を接続し
て、単一バラゲージに収納した内部整合化ＦＥＴが知ら
れている。
わち、ゲート電極及びドレイン電極に整合回路を接続し
て、単一バラゲージに収納した内部整合化ＦＥＴが知ら
れている。
従来の内部整合化ＦＥＴを第２図に示す。同図（ａ）は
平面図、同図（ｂ）は断面図である。
平面図、同図（ｂ）は断面図である。
金属基板５０の上面には中央が高い３段の段差が形成さ
れている。最も高い中央部にはＦＥＴが形成されたＧａ
Ａｓ基板５２が密着接続されている。金属基板５０の中
央部の両側の２段目の入力側には平行平板コンデンサ５
４が密着接続され、出力側には平行平板コンデンサ５６
が密着接続されている。更に金属基板５０の最も低い３
段目表面の入力側には、誘電体基板５８か密着接続され
、出力側には誘電体基板６０が密着接続されている。
れている。最も高い中央部にはＦＥＴが形成されたＧａ
Ａｓ基板５２が密着接続されている。金属基板５０の中
央部の両側の２段目の入力側には平行平板コンデンサ５
４が密着接続され、出力側には平行平板コンデンサ５６
が密着接続されている。更に金属基板５０の最も低い３
段目表面の入力側には、誘電体基板５８か密着接続され
、出力側には誘電体基板６０が密着接続されている。
誘電体基板５８及び６０には、それぞれ整合回路の一部
分としてのストリップライン６２．６４が形成されてい
る。
分としてのストリップライン６２．６４が形成されてい
る。
ＧａＡｓ基板５２上のＦＥＴのゲート電極と平行平板コ
ンデンサ５４とが複数本のワイヤ６６により接続され、
更に、平行平板コンデンサ５４とストリップライン６２
とが複数本のワイヤ６８により接続されている。ＧａＡ
ｓ基板５２上のＦＥＴのドレインｔ’Ｉと平行平板コン
デンサ５６とが複数本のワイヤ７０により接続され、更
に、平行平板コンデンサ５６とストリップライン６４と
が複数本のワイヤ７２により接続されている。なお、Ｇ
ａＡｓ基板５２上のＦＥＴのソース電極は金属基板５０
に接続されている。
ンデンサ５４とが複数本のワイヤ６６により接続され、
更に、平行平板コンデンサ５４とストリップライン６２
とが複数本のワイヤ６８により接続されている。ＧａＡ
ｓ基板５２上のＦＥＴのドレインｔ’Ｉと平行平板コン
デンサ５６とが複数本のワイヤ７０により接続され、更
に、平行平板コンデンサ５６とストリップライン６４と
が複数本のワイヤ７２により接続されている。なお、Ｇ
ａＡｓ基板５２上のＦＥＴのソース電極は金属基板５０
に接続されている。
平行平板コンデンサ５４とストリップライン６２により
入力側の整合回路を構成し、平行平板コンデンサ５６と
ストリップライン６４により出力側の整合回路を構成し
ている。
入力側の整合回路を構成し、平行平板コンデンサ５６と
ストリップライン６４により出力側の整合回路を構成し
ている。
［発明が解決しようとする課題］
しかしながら、従来の内部整合化ＦＥＴの場合、平行平
板コンデンサ５４．５６を金属基板５０に半田付けする
場合、平行平板コンデンサ５４．５６が約１００μｍと
薄いため、はみ出した半田により上下面が短絡したり、
金属基板５０への接地が不十分になったりするという問
題があった。
板コンデンサ５４．５６を金属基板５０に半田付けする
場合、平行平板コンデンサ５４．５６が約１００μｍと
薄いため、はみ出した半田により上下面が短絡したり、
金属基板５０への接地が不十分になったりするという問
題があった。
また、金属基板５０に複雑な３段の段差を形成するため
高い加工精度が要求されると共に、ＧａＡｓ基板５２や
平行平板コンデンサ５６．５８の組立てが非常に難しい
という問題があった。
高い加工精度が要求されると共に、ＧａＡｓ基板５２や
平行平板コンデンサ５６．５８の組立てが非常に難しい
という問題があった。
本発明の目的は、簡単に組立てることができると共に、
平行平板コンデンサの上下面が短絡することなく確実に
接地された半導体装置を提供することにある。
平行平板コンデンサの上下面が短絡することなく確実に
接地された半導体装置を提供することにある。
［課題を解決するための手段］
上記目的は．一主面上に電界効果トランジスタが形成さ
れた半導体基板と、前記半導体基板の他の主面が密着接
続された金属基板と、前記金属基板上に前記半導体基板
に隣接して設けられた誘電体基板と、前記誘電体基板上
の前記半導体基板に１９ＩｉｌＣする位置に形成され、
前記金属基板と接続された接地電極と、前記誘電体基板
上の前記接地電極に隣接する位１に形成されたストリッ
プラインと、一主面が前記接地電極に密着接続され、他
の主面が前記半導体基板の電界効果トランジスタ及び前
記ストリップラインとそれぞれ接続された平板コンデン
サとを有することを特徴とする半導体装置によって達成
される。
れた半導体基板と、前記半導体基板の他の主面が密着接
続された金属基板と、前記金属基板上に前記半導体基板
に隣接して設けられた誘電体基板と、前記誘電体基板上
の前記半導体基板に１９ＩｉｌＣする位置に形成され、
前記金属基板と接続された接地電極と、前記誘電体基板
上の前記接地電極に隣接する位１に形成されたストリッ
プラインと、一主面が前記接地電極に密着接続され、他
の主面が前記半導体基板の電界効果トランジスタ及び前
記ストリップラインとそれぞれ接続された平板コンデン
サとを有することを特徴とする半導体装置によって達成
される。
［作用］
本発明によれば、平行平板コンデンサの上下面が短絡す
ることなく確実に接地され、しかも、簡単に組立てるこ
とができる。
ることなく確実に接地され、しかも、簡単に組立てるこ
とができる。
［実棒例コ
本発明の一実施例による内部整合化ＦＥＴを第１図を用
いて説明する。同図（ａ）は平面図、同図ｆｂ）は断面
図である。
いて説明する。同図（ａ）は平面図、同図ｆｂ）は断面
図である。
金属基板１０は、銅などの放熱性、導電性のよい金属導
体により形成され、中央に凸部が形成されている。この
凸部上面には、ＦＥＴが形成された約３０〜１００μｍ
厚のＧａＡｓ基板１２か密着接続されている。金属基板
１０の入力側にはセラミック等により形成された誘電体
基板１４か密着ｉ！＃枕され、出力側にも同様の誘電体
基板１６が密着接続されている。
体により形成され、中央に凸部が形成されている。この
凸部上面には、ＦＥＴが形成された約３０〜１００μｍ
厚のＧａＡｓ基板１２か密着接続されている。金属基板
１０の入力側にはセラミック等により形成された誘電体
基板１４か密着ｉ！＃枕され、出力側にも同様の誘電体
基板１６が密着接続されている。
誘電体基板１４上のＧａＡｓ基板１２側には、Ａｕ等の
接地電極１８が形成されると共に、接地ｔ ！ｊ １８
に隣接してＡｕ等のストリップライン２０が形成されて
いる。同様に、誘電体基板１６上のＧ ａ Ａ ｓ基板
１２側には接地電極２２が形成されると共に、接地電極
２２に隣接してストリップライン２４が形成されている
。
接地電極１８が形成されると共に、接地ｔ ！ｊ １８
に隣接してＡｕ等のストリップライン２０が形成されて
いる。同様に、誘電体基板１６上のＧ ａ Ａ ｓ基板
１２側には接地電極２２が形成されると共に、接地電極
２２に隣接してストリップライン２４が形成されている
。
平行平板コンデンサ２６．２８は約１００μｍ厚の高誘
電率基板により形成されている。入力側の平行平板コン
デンサ２６は、接地電極１８上にＡｕ−Ｇｅ等の共晶半
田により半田付けされている。同様に出力側の平行平板
コンデンサ２８は接地を極２２上に半田付けされている
。
電率基板により形成されている。入力側の平行平板コン
デンサ２６は、接地電極１８上にＡｕ−Ｇｅ等の共晶半
田により半田付けされている。同様に出力側の平行平板
コンデンサ２８は接地を極２２上に半田付けされている
。
金属基板１０の凸部上面と入力側の接地電極１８とが複
数本のワイヤ３０により接続され、同様に、金属基板１
０の凸部上面と出力側の接地電極２２とが複数本のワイ
ヤ３２により接続されている。
数本のワイヤ３０により接続され、同様に、金属基板１
０の凸部上面と出力側の接地電極２２とが複数本のワイ
ヤ３２により接続されている。
ＧａＡｓ基板１２上のＦＥＴのゲート電極と平行平板コ
ンデンサ２６とが複数本のワイヤ３４により接続され、
更に、平行平板コンデンサ２６とストリップライン２０
とが複数本のワイヤ３６により接続されている。ＧａＡ
ｓ基板１２上のＦＥＴのドレイン電極と平行平板コンデ
ンサ２８とが複数本のワイヤ３８により′＃続され、更
に、平行平板コンデンサ２８とストリップライン２４と
が複数本のワイヤ４０により接続されている。なお、Ｇ
ａＡｓ基板１２上のＦＥＴのソース電極は金属基板１０
に接続されている。
ンデンサ２６とが複数本のワイヤ３４により接続され、
更に、平行平板コンデンサ２６とストリップライン２０
とが複数本のワイヤ３６により接続されている。ＧａＡ
ｓ基板１２上のＦＥＴのドレイン電極と平行平板コンデ
ンサ２８とが複数本のワイヤ３８により′＃続され、更
に、平行平板コンデンサ２８とストリップライン２４と
が複数本のワイヤ４０により接続されている。なお、Ｇ
ａＡｓ基板１２上のＦＥＴのソース電極は金属基板１０
に接続されている。
平行平板コンデンサ２６とストリップライン２０により
入力側の整合回路を構成し、平行平板コンデンサ２８と
ストリップライン２４により出力側の整合回路を構成し
ている。
入力側の整合回路を構成し、平行平板コンデンサ２８と
ストリップライン２４により出力側の整合回路を構成し
ている。
本実施例の内部整合化ＦＥＴの組立方法について説明す
る。
る。
まず−１接地電極１８．２２及びストリップライン２０
．２４がそれぞれ形成された誘電体基板１４．１６を用
意し、金属基板１０の凸部両側に密着接続する。
．２４がそれぞれ形成された誘電体基板１４．１６を用
意し、金属基板１０の凸部両側に密着接続する。
次に、金属基板１０の凸部上面と接地電極１８．２２と
を複数本のワイヤ３０．３２により接続する。
を複数本のワイヤ３０．３２により接続する。
続いて、各誘電体基板１４．１６の接地電極１８．２２
上にそれぞれ平行平板コンデンサ２６．２８をＡ ｕ
−Ｇ ｅ等の共晶半田により半田付けする。
上にそれぞれ平行平板コンデンサ２６．２８をＡ ｕ
−Ｇ ｅ等の共晶半田により半田付けする。
次に、金属基板１０の凸部上面にＧａＡｓ基板１２を密
＠！＃枕する。
＠！＃枕する。
続いて、Ｇ ａ Ａ Ｓ基板１２上のＰＥＴのゲート電
極と平行平板コンデンサ２６とを複数本のワイヤ３４に
より接続し、平行平板コンデンサ２６とストリップライ
ン２０とを複数本のワイヤ３６により接続し、ＧａＡｓ
基板１２上のＦＥＴのドレイン電極と平行平板コンデン
サ２８とを複数本のワイヤ３８により接続し、平行平板
コンデンサ２８とストリップライン２４とを複数本のワ
イヤ４０により＃枕する。
極と平行平板コンデンサ２６とを複数本のワイヤ３４に
より接続し、平行平板コンデンサ２６とストリップライ
ン２０とを複数本のワイヤ３６により接続し、ＧａＡｓ
基板１２上のＦＥＴのドレイン電極と平行平板コンデン
サ２８とを複数本のワイヤ３８により接続し、平行平板
コンデンサ２８とストリップライン２４とを複数本のワ
イヤ４０により＃枕する。
次に、本実施例の内部整合化ＦＥＴの他の組立方法につ
いて説明する。
いて説明する。
誘電体基板１４．１６を金属基板１０に接着する前に、
誘を体基板１４．１６の接地電極１８．２２上にそれぞ
れ平行平板コンデンサ２６．２８を半田付けする。金属
基板１０に接着される前に行うので、従来のようにパッ
ケージ内の狭い場所でなく作業しやすい広い場所で平行
平板コンデンサ２６．２８の半田付は作業が可能であり
、作業性が向上する。
誘を体基板１４．１６の接地電極１８．２２上にそれぞ
れ平行平板コンデンサ２６．２８を半田付けする。金属
基板１０に接着される前に行うので、従来のようにパッ
ケージ内の狭い場所でなく作業しやすい広い場所で平行
平板コンデンサ２６．２８の半田付は作業が可能であり
、作業性が向上する。
平行平板コンデンサ２６．２８を半田付けした後、誘電
体基板１４．１６を金属基板１０の凸部両側に密着接続
する。
体基板１４．１６を金属基板１０の凸部両側に密着接続
する。
続いて、金属基板１０の凸部上面と接地電極１８．２２
とを複数本のワイヤ３０．３２により接続する。
とを複数本のワイヤ３０．３２により接続する。
次に、金属基板１０の凸部上面にＧａＡｓ基板１２を密
着接続する。
着接続する。
続いて、ＧａＡｓ基板１２上のＦＥＴのゲート電極と平
行平板コンデンサ２６とを複数本のワイヤ３４により接
続し、平行平板コンデンサ２６とストリップライン２０
とを複数本のワイヤ３６により接続し、ＧａＡｓ基板１
２上のＦＥＴのドレイン電極と平行平板コンデンサ２８
とを複数本のワイヤ３８により接続し、平行平板コンデ
ンサ２８とストリップライン２４とを複数本のワイヤ４
０により接続する。
行平板コンデンサ２６とを複数本のワイヤ３４により接
続し、平行平板コンデンサ２６とストリップライン２０
とを複数本のワイヤ３６により接続し、ＧａＡｓ基板１
２上のＦＥＴのドレイン電極と平行平板コンデンサ２８
とを複数本のワイヤ３８により接続し、平行平板コンデ
ンサ２８とストリップライン２４とを複数本のワイヤ４
０により接続する。
このように本実施例によれば、金属基板が簡単な形状を
しているので加工が簡単である。また、平行平板コンデ
ンサを接地電極上に密着接続したので確実な接地が可能
であると共に、組立時に平行平板コンデンサの上下面が
短絡することがない。
しているので加工が簡単である。また、平行平板コンデ
ンサを接地電極上に密着接続したので確実な接地が可能
であると共に、組立時に平行平板コンデンサの上下面が
短絡することがない。
さらに、金属基板に接着する前に作業性のよい状態で誘
電体基板に平行平板コンデンサの半田付けすることも可
能である。
電体基板に平行平板コンデンサの半田付けすることも可
能である。
本発明は上記実施例に限らず種々の変形が可能である。
例えば、上記実施例では金属基板に凸部を形成し、凸部
両側の金属基板上に誘電体基板を載置して、金属基板の
凸部上面と誘電体基板上面をほぼ同じ高さにしたが、必
ずしも同じ高さにする必要はなく、また、ワイヤを用い
て接続を行っているが、金リボンなどの金属導体を用い
てもよい。
両側の金属基板上に誘電体基板を載置して、金属基板の
凸部上面と誘電体基板上面をほぼ同じ高さにしたが、必
ずしも同じ高さにする必要はなく、また、ワイヤを用い
て接続を行っているが、金リボンなどの金属導体を用い
てもよい。
また、上記実施例ではＧａＡｓ基板を用いたが他の半導
体基板でもよい。
体基板でもよい。
［発明の効果］
以上の通り、本発明によれば、平行平板コンデンサの上
下面が短絡することなく確実に接地され、しかも、簡単
に組立てることができる。
下面が短絡することなく確実に接地され、しかも、簡単
に組立てることができる。
第１図は本発明の一実施例による内部整合化ＦＥＴを示
す図、 第２図は従来の内部整合化ＦＥＴを示す図である。 図において、 １０・・・金属基板 １２・−ＧａＡｓ基板 １４．１６・・・誘電体基板 １８．２２・・・接地電極 ２０．２４・・・ストリップライン ２６．２８・・・平行平板コンデンサ ３０〜４０・・・ワイヤ ５０・・・金属基板 ５２・−ＧａＡｓ基板 ５４．５６・・・平行平板コンデンサ ５８．６０・・・誘電体基板 ６２．６４・・・ストリップライン ６６〜７２・・・ワイヤ
す図、 第２図は従来の内部整合化ＦＥＴを示す図である。 図において、 １０・・・金属基板 １２・−ＧａＡｓ基板 １４．１６・・・誘電体基板 １８．２２・・・接地電極 ２０．２４・・・ストリップライン ２６．２８・・・平行平板コンデンサ ３０〜４０・・・ワイヤ ５０・・・金属基板 ５２・−ＧａＡｓ基板 ５４．５６・・・平行平板コンデンサ ５８．６０・・・誘電体基板 ６２．６４・・・ストリップライン ６６〜７２・・・ワイヤ
Claims (1)
- １．一主面上に電界効果トランジスタが形成された半導
体基板と、 前記半導体基板の他の主面が密着接続された金属基板と
、 前記金属基板上に前記半導体基板に隣接して設けられた
誘電体基板と、 前記誘電体基板上の前記半導体基板に隣接する位置に形
成され、前記金属基板と接続された接地電極と、 前記誘電体基板上の前記接地電極に隣接する位置に形成
されたストリップラインと、 一主面が前記接地電極に密着接続され、他の主面が前記
半導体基板の電界効果トランジスタ及び前記ストリップ
ラインとそれぞれ接続された平板コンデンサと を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2192275A JPH0481002A (ja) | 1990-07-20 | 1990-07-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2192275A JPH0481002A (ja) | 1990-07-20 | 1990-07-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0481002A true JPH0481002A (ja) | 1992-03-13 |
Family
ID=16288568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2192275A Pending JPH0481002A (ja) | 1990-07-20 | 1990-07-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0481002A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001223315A (ja) * | 1999-12-01 | 2001-08-17 | Ibiden Co Ltd | パッケージ基板 |
-
1990
- 1990-07-20 JP JP2192275A patent/JPH0481002A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001223315A (ja) * | 1999-12-01 | 2001-08-17 | Ibiden Co Ltd | パッケージ基板 |
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