JPH067385Y2 - インタ−フェ−ス回路 - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案はインターフェース回路に関し、シリアルのディ
ジタル変調信号とパラレルディジタル信号との相互変換
を行なうインターフェース回路に関する。

〔従来の技術〕

従来より、ゲームのソフトウェア等の情報を記憶し、パ
ーソナルコンピュータ等から取外し可能なメモリカード
がある。

従来のメモリカードは第４図に示す如く、複数の制御端
子１０、複数のアドレス端子１１、複数のデータ端子１
２等を有し、これらの端子はメモリ１３に接続されてお
り、上記の端子１０〜１２をパーソナルコンピュータの
バスラインに接続して使用する。

〔考案が解決しようとする問題点〕

第４図の構成ではメモリカードに多数の端子が必要で、
メモリカードを装着するパーソナルコンピュータにも多
ピンコネクタが必要となるとう問題点がある。

メモリカードのピン数を減らすためには、制御信号、ア
ドレス、データの情報をシリアルに伝送することが考え
られる。この場合には情報をプロック化して伝送するた
め第５図（Ａ）に示す如く各ブロックの先頭に同期情報
を付加し、ディジタル変調を行なって第５図（Ｂ）に示
す如き信号を伝送する。

第５図（Ａ）においてブロックの先頭には同期用の各２
ビットのイニシャルビット及びスタートビットと、リー
ド／ライト指示の１ビットの制御ビットＲ／とよりな
るイニシャルフレームが設けられ、その後に１２バイト
のアドレス及び128バイトのデータよりなるデータフレ
ームが設けられている。上記のブロックはＮＲＺ変調さ
れて同図（Ｂ）に示す波形とされる。

しかるに、第５図に示す如く、ブロック化された情報全
体をＮＲＺ変調して伝送すると、データフレーム中にイ
ニシャルフレームと同一のビットパターンが発生する場
合、受信側においてデータフレーム中でイニシャルフレ
ームのビットパターンを検出したとき、ブロックの先頭
と誤判別し、誤同期が発生するという問題点があった。

本考案は上記の点に鑑みてなされたものであり、誤同期
の発生を防止してシリアルのディジタル変調信号とパラ
レルのディジタル信号との相互変換を行なうインターフ
ェース回路を提供することを目的する。

〔問題点を解決するための手段〕

本考案において、第１の変換回路は、ブロック毎に同期
用のイニシャルフレームがＮＲＺ変調された信号の後
に、所定のバイト数のアドレス又はアドレス及びデータ
のデータフレームがビット中央で反転するようＮＲＺ変
調とは異なる第２の変調された信号が連続するシリアル
の情報信号を供給されて、データフレームの第２の変調
信号をＮＲＺ変調信号に変換する。

第２の変換回路は、第１の変換回路の出力するＮＲＺ変
調信号をパラレルのアドレス又はアドレス及び所定ビッ
ト単位のデータに変換して出力する。

第３の変換回路は、所定ビット単位のデータを供給され
て、データを所定バイト数のシリアルのデータフレーム
のＮＲＺ変調された信号に変換する。

第４の変換回路は、第３の変換回路の出力するＮＲＺ変
調信号を第２の変調信号に変換し、その前にイニシャル
フレームのＮＲＺ変調信号を付加してシリアルに出力す
る。

〔作用〕

本考案においては、第１及び第２の変換回路によってシ
リアルのディジタル変調信号をパラレルのディジタル信
号に変換でき、また、第３及び第４の変換回路によって
パラレルのディジタル信号をシリアルのディジタル変調
信号に変換できる。

また、ディジタル変調信号はイニシャルフレームがＮＲ
Ｚ変調され、データフレームが第２の変調されているた
め、イニシャルフレームの変調信号波形と同一の波形パ
ターンがデータフレームの変調信号波形になく誤同期の
発生が防止できる。

〔実施例〕

第１図は本考案回路の実施例のブロック図を示す。

まず、本考案回路で伝送に用いる情報信号について説明
する。情報信号は第２図（Ａ）に示す如くデータブロッ
ク単位とされている。各データブロックは第２図（Ｂ）
に示す如くイニシャルフレームとデータフレームとによ
り第５図（Ａ）とまったく同一構成である。このデータ
フレームブロックは、第２図（Ｃ）に示す如く、イニシ
ャルフレームがＮＲＺ（ノン・リターン・ゼロ）変調さ
れ、データフレームがＰＥ（フェーズ・エンコーディン
グ）変調されている。

ＮＲＺ変調は“１”のビットをＨレベルで“０”のビッ
トをＬレベルとする変調であり、この変調信号はシリア
ルのディジタル信号そのものであるので特別な復調の必
要がない。ＰＥ変調は“１”のビットをデータビット中
央での立下がりで、“０”のビットをデータビット中央
での立上がりとする変調であり、ＰＥ変調信号とＮＲＺ
変調信号との相互の変換が非常に簡単である。

第１図において、端子２０には情報信号Ｄinが入来し、
端子２１には第２図（Ｂ）に示す各ビットの境界で立上
がるビット周期のクロックＣＬＫが入来する。

上記の情報信号Ｄinはイニシャルフレーム検出器２２に
供給され、ここでイニシャルビットとスタートビットと
の計４ビットに対応する第２図（Ｃ）の信号波形の有無
が検出され、その検出信号がタイミング発生器２３に供
給される。また、検出器２２は情報信号Ｄinをリフォー
マッタ２４、エラー検出器２５、リードライトコントロ
ーラ２６に供給する。タイミング発生器２３は上記検出
信号でリセットされた後クロック信号ＣＬＫを用いて各
種タイミング信号を生成して回路各部に供給する。

第１の変換回路であるリフォーマッタ２４はデータフレ
ームの開始をタイミング信号で指示されることにより、
情報信号Ｄin中のデータフレームであるＰＥ変調信号を
ＮＲＺ変調信号に変換する。エラー検出器２５はタイミ
ング信号で指示されて、データフレームがＰＥ変調信号
でありえないビットパターンとなったときリセット信号
を生成し、これを全回路に供給する。リードライトコン
トローラ２６はタイミング信号の指示によりイニシャル
フレーム中の制御ビットＲ／を取り出し、その値に応
じてライトイネーブル▲▼、リードイネーブル▲
▼、チップセレクト夫々を生成して端子２７ａ〜
27cより出力する。リフォーマッタ２４の出力するデー
タフレームのＮＲＺ変調信号は第２の変換回路であるシ
リアル／パラレル変換器２８で８ビットパラレルの信号
に変換される。

制御ビットＲ／が“０”でライトモードの場合にはこ
のパラレル信号のうち最初の２バイト（１６ビット）の
アドレスはタイミング信号によってアドレスカウンタ２
９にセットされ、後続の１２８バイトのデータはライト
／イネーブル▲▼及びタイミング信号によりバイト
単位で順次データレジスタ３０にラッチされる。アドレ
スカウンタ２９はタイミング信号によってデータの１バ
イト毎に順次カウントアップされ、上記の１６ビットの
アドレス、８ビットのデータ夫々は端子３１，３２夫々
より出力される。

制御ビットＲ／が“１”でリードモードの場合にはデ
ータフレーム中の１２８バイトのデータは無視され、ア
ドレスのみがライトモードと同様に端子３１から出力さ
れる。これによって後述のメモリから順次読み出される
８ビット単位のデータはリードイネーブル▲▼及び
タイミング信号によってデータレジスタ３３にラッチさ
れる。

データレジスタ３３より出力されるデータは第３の変換
回路であるパラレル／シリアル変換器３４でシリアル信
号に変換されフォーマッタ３５に供給される。このシリ
アル信号はＮＲＺ変調信号と同一波形である。フォーマ
ッタ３５はタイミング信号の指示によりＮＲＺ変調信号
をＰＥ変調信号に変換して出力する。

第４の変換回路であるフォーマッタ３５はタイミング信
号で変換指示かなされるまではＨレベル出力であり、こ
れがイニシャルビットとなる。また、スタートビット発
生器３６はリードイネーブル▲▼及びタイミング信
号によって２ビット分Ｈレベルのスタートビットを生成
する。これによって端子３７からはＮＲＺ変調信号のイ
ニシャルフレームとＰＥ変調信号のデータフレームとよ
りなる情報信号が出力される。

第３図は本考案回路を適用したメモリカードの一実施例
のブロック図を示す。メモリカード２０は、第１図に示
すインターフェース回路４１と、メモリ４２とより構成
されている。インターフェース回路４１の端子２７ａ〜
２７ｃ及び３１，３２はメモリ４２と接続されており、
メモリ４２の書き込み及び読み出しが行なわれる。イン
ターフェース回路４１の端子２０，２１，３７夫々はメ
モリカード４０の端子４４ａ〜４４ｃを介して例えばパ
ーソナルコンピュータ等に接続されて使用される。

このように、インターフェース回路４１を設けることに
より、メモリカードの外部接続用の端子は端子４４ａ〜
４４ｃと電源端子とで済み、従来に比して減少する。

また、情報信号はイニシャルフレームとデータフレーム
とで変調が異なるため、イニシャルフレームの変調信号
中の同期用のイニシャルビット及びスタートビットの波
形がデータフレームの変調信号中に存在することがな
く、誤同期の発生が防止される。

なお、情報信号のデータフレームはＰＥ変調信号に限ら
ずＦＭ変調等のビットの中央で反転する変調信号であっ
ても良く、上記実施例に限定されない。

〔考案の効果〕

上述の如く、本考案のインターフェース回路によれば、
誤同期の発生なくシリアルのディジタル変調信号とパラ
レルのディジタル信号との相互変換を行なうことがで
き、例えばメモリカードに適用してメモリカードの外部
接続用の端子数を減少でき、実用上きわめて有用であ
る。

【図面の簡単な説明】

第１図は本考案回路の一実施例のブロック図、第２図は
本考案回路で伝送に用いる情報信号を説明するための
図、第３図は本考案回路を適用したメモリカードの一実
施例のブロック図、第４図は従来のメモリカードの一例
のブロック図、第５図は従来のシリアル通信の情報信号
を説明するための図である。 ２２……イニシャルフレーム検出器、２３……タイミン
グ発生器、２４……リフォーマッタ、２８……シリアル
／パラレル変換器、２９……アドレスカウンタ、３０，
３３……データレジスタ、３４……パラレル／シリアル
変換器、３５……フォーマッタ、３６……スタートビッ
ト発生器、４１……インターフェース回路、４２……メ
モリ。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】ブロック毎に同期用のイニシャルフレーム
   がＮＲＺ変調された信号の後に、所定バイト数のアドレ
   ス又はアドレス及びデータのデータフレームがビット中
   央で反転するようＮＲＺ変調とは異なる第２の変調され
   た信号が連続するシリアルの情報信号を供給されて、該
   データフレームの第２の変調信号をＮＲＺ変調信号に変
   換する第１の変換回路と、 該第１の変換回路の出力するＮＲＺ変調信号をパラレル
   のアドレス又はアドレス及び所定ビット単位のデータに
   変換して出力する第２の変換回路と、 該所定ビット単位のデータを供給されて、該データを所
   定バイト数のシリアルのデータフレームのＮＲＺ変調さ
   れた信号に変換する第３の変換回路と、 該第３の変換回路の出力するＮＲＺ変調信号を該第２の
   変調信号に変換し、その前に該イニシャルフレームのＮ
   ＲＺ変調信号を付加してシリアルに出力する第４の変換
   回路とよりなるインターフェース回路。