JPH0485810A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0485810A
JPH0485810A JP19879290A JP19879290A JPH0485810A JP H0485810 A JPH0485810 A JP H0485810A JP 19879290 A JP19879290 A JP 19879290A JP 19879290 A JP19879290 A JP 19879290A JP H0485810 A JPH0485810 A JP H0485810A
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JP
Japan
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substrate
semiconductor
semiconductor device
manufacture
stress
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Pending
Application number
JP19879290A
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English (en)
Inventor
Akira Fujisawa
藤沢 晃
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は半導体基板、特にシリコン基板の大口径化もし
くは高集積化にともなった、高歩留まりで寓品質な半導
体装置の製造方法に関する。
[従来の技術] 従来、大量かつ安価な半導体装置を製造するために半導
体基板の大口径化が進み近年では直径6インチの基板を
用いた製造プロセスが主流となっている。これにより製
造工程、特に熱処理工程に伴った半導体基板の反りが著
しく増大するようになっている。こうした半導体基板の
反りは基板結晶にストレスを与え、製造工程に於て基板
表面にたくさんの結晶欠陥を発生する要因となっている
例えば第3図に示すように基板が反りを生じた場合、素
子を集積する基板表面301には303に示すようなス
トレスが加わる。こうして基板表面に加わったストレス
によって導入される結晶欠陥はデバイスの特性を劣化さ
せ、結果として半導体装置の製造において低歩留まりと
なる大きな原因の一つとなってきている。  また、半
導体基板の大口径化にともない微細加工技術も進歩し半
導体装置の高集積化も進んでいるため単位デバイス当り
に存在する結晶欠陥の数は増大する傾向にある。
[発明が解決しようとする課題] 本発明の目的はかかる課題を解決するためのもので、半
導体基板の反りに起因した結晶欠陥の発生を最小限に抑
制し、高集積かつ高歩留まりな半導体装置の製造方法を
提供するものであるを持ち、低コストで集積度の高い半
導体装置を開発することにある。
[課題を解決するための手段] 本発明における半導体装置の製造方法においては、半導
体基板のスクライブラインとなる領域に溝を形成する工
程を含むことを特徴とする。
[実施例コ 以下本発明を添付の図面並びに具体例を参照してさらに
詳細に説明する。
第1図は本発明による半導体基板の断面を示す。
図に示すように素子が形成される基板表面101は、ス
クライブラインに形成された溝103により各チップ毎
に各々独立した島を形成している。
従って基板が反った場合には、従来、基板表面に加わっ
ていたストレスは主としてスクライブラインに形成され
た溝の底部104に加わるため、素子が形成される基板
表面にかかるストレスは抑制される。
溝の形成方法としては第2図に示すように従来のスクラ
イブラインとなる領域上に例えばフォトリソ技術を用い
て数μmから数十μmの幅を持つようにレジストのバタ
ーニング201を施しドライエツチングにより数十μm
から100μm程度の深さ程度に半導体基板をエツチン
グする。
溝の形成は例えば製造工程の第一工程として行なう。ま
た層間絶縁膜等の薄膜形成直後で熱処理工程の前に行な
うことによりストレスの緩和に対してより効果的に作用
する。
[発明の効果コ 以上述べたように本発明によれば、 半導体基板の反りに起因したストレスは主としてスクラ
イブラインに形成された溝の底部に加わるため、素子が
形成される基板表面にかかるストレスは抑制される。従
って結晶欠陥の発生を抑制し、高集積かつ高歩留まりな
半導体装置の製造を行なうことが可能となった。
【図面の簡単な説明】
第1図は、本発明による半導体基板の主要断面図。 第2図は、本発明にかかる溝を形成するためのレジスト
パターンを示す図。 第3図は、従来の半導体基板の主要断面図。 図中 101゜ 102゜ 103゜ 104、。 基板表面 基板裏面 スクライブライン上に形成した溝 本発明の基板に加わるストレス 悼1風 201、、、基板表面 202、、、フォトレジスト 301゜ 302゜ 303゜ 、基板表面 、基板裏面 、基板表面に加わるストレス ′4−za 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部 他1名 茅3in 30之

Claims (1)

    【特許請求の範囲】
  1. 半導体基板のスクライブラインとなる領域に溝を形成す
    る工程を含むことを特徴とする半導体装置の製造方法。
JP19879290A 1990-07-26 1990-07-26 半導体装置の製造方法 Pending JPH0485810A (ja)

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