JPH0488450A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はＣＰＵ等の外部制御部とＲＡＭ等の外部メモリ
との間に介挿されたメモリアクセス制御装置に関する。

（従来の技術） マイクロコンピュータ等の情報処理システムにおいては
、−成約にＣＰＵ　（中央処理装置）が直接ＲＡＭ等の
外部メモリに対してデータアクセスを行う。しかし、外
部メモリの連続したア）゛レスに記憶されている多数の
データを読出す場合や、予め指定されているアドレスの
データを繰返し読出す場合には、ＣＰＵと外部メモリと
の間にメモリアクセス制御装置を介挿させて、このメモ
リアクセス制御装置に実際の外部メモリに対するデータ
アクセス処理を実行させるようにしている。

第３図はこのようなメモリアクセス制御装置が組込まれ
た情報処理システムの要部を取出して示すブロック図で
ある。ＣＰＵ２はデータバス３ａ。

アドレスバス４ａ、各種制御線５ａを介してメモリアク
セス制御装置６に接続されている。そして、メモリアク
セス制御装置６はデータバス３ｂ、アドレスバス４ｂ、
各種制御線５ｂを介してＲＡＭ等で構成された外部メモ
リ７に接続されている。

なお、この情報処理システムにおいては、外部メモリ７
をデュアルポートＲＡＭで構成し、別のＣＰＵまたは制
御装置からデータアクセスが可能にしている。

前記メモリアクセス制御袋Ｗ６は例えはゲートアレイと
呼ばれるセミカスタムＬＩＳで形成されており、内部に
メモリアクセス回路８と内部メモリ９とが収納されてい
る。内部メモリ９は、ＣＰＵ２から入力した前記外部メ
モリ７をデータアクセスするために必要なアドレス等の
制御データおよび外部メモリ７から読出したアクセスデ
ータを一時記憶する機能を有する。また、メモリアクセ
ス回路８は、内部メモリ９に設定された制御データに基
づいて実際の外部メモリ７をデータアクセスして、得ら
れたアクセスデータを内部メモリ９に格納する機能を有
している。

このような情報処理システムにおいて、ＣＰＵ２はメモ
リアクセス制御装置６の内部メモリ９に対して予め各種
制御データを設定したのち、アクセス指令を送出すると
、メモリアクセス回路８か内部メモリ９に記憶されてい
る制御データに基づいて外部メモリ７をアクセスして、
その結果であるアクセスデータを内部メモリ９に書込む
。その後、ＣＰＵ２は内部メモリ９に対するデータアク
セスを行って、必要なデータを取込む。

このように、外部メモリ７に対する実際のアクセス処理
を例えばゲートアレイで形成されたメモリアクセス制御
装置６を用いて行うので、ＣＰＵ２の処理負担を大幅に
軽減できる。

しかしながら第３図に示すように構成されたメモリアク
セス制御装置６においてもまだ次のような問題がある。

すなわち、何等かの異常が生じてＣＰＵ２が正しいデー
タを得られなくなった場合は、ＣＰＵ２とメモリアクセ
ス制御装置６と接続するデータバス３ａ、アドレスバス
４ａ、各種制御線５　ａ　ｓ又はメモリアクセス制御装
置６自体、又はこのメモリアクセス制御装置６と外部メ
モリ７とを接続するデータバス３ｂ、　アドレスバス４
ｂ、各種制御線５ｂ、又は外部メモリ７自体の故障又は
接続不良が考えられる。

一般に、ＣＰＵから外部メモリに対するアクセス処理過
程でエラーが発生した場合には、予めＲＯＭ等に記憶さ
れている診断プログラムを起動して、故障原因等を解明
するようにしている。この診断プログラムにおいては、
外部メモリの予め指定されたアドレスに既知のデータを
ＩＦ込み、後から、該当アドレスに記憶されているデー
タを読取って、読取ったデータが書込んだ既知のデータ
に一致するか否かを調べる。このような診断を実行する
ことによって、外部メモリ自体が異常であるか、ＣＰＵ
と外部メモリとを接続する各バスや制御線に異常が存在
するかを把握できる。

しかし、第３図に示すように、ＣＰＵ２と外部メモリ７
との間にメモリアクセス制御装置６を介在させていると
、上述した一般的な診断プログラムを実行するのみでは
、外部メモリ７が異常であるのが、メモリアクセス制御
装置６か異常であるのか、またはＣＰＵ２．　メモリア
クセス制御装置６および外部メモリ７を接続する各バス
３ａ。

３ｂ、４ａ、４ｂおよび各制御線５ａ、５ｂが異常であ
るかの区別が困難である。

そして、正確に異常原因を究明するためには、メモリア
クセス制御装置６内における、メモリアクセス回路８が
外部メモリ７をアクセスする手順、およびメモリアクセ
ス制御装置６６および外部メモリ７に対して入出力する
実際のデータを把握する必要がある。したがって、この
異常原因解明には、専門的知謀と高度な技術と多大な時
間と労力が必要であった。

また、前述したようにメモリアクセス制御装置６自体も
ゲートアレイ化され、また、他の電子部品も高密度実装
により、基板パターンの細分化、パッド間隔の縮小化等
によって肉眼によるチエツクではその異常原因を見付け
ることは困難となり、見視以外の手法によって異常箇所
を特定する必要性が増大している。

（発明が解決しようとする課題） このように、従来のメモリアクセス制御装置によれば、
−旦、ＣＰＵからこのメモリアクセス制御装置を介して
外部メモリに対する間接的なアクセス処理動作中に、異
常が発生すると、たとえ診断プログラムを用いても異常
発生箇所を特定するのが困難であった。

本発明はこのような事情に鑑みてなされたものであり、
内部メモリやメモリアクセス回路をバイパスするバイパ
ス回路を設けることによって、異常発生した場合にはＪ
このバイパス回路を用いてＣＰＩＪ等の外部制御部か直
接外部メモリをアクセス可能となり、異常発生箇所を容
易に特定でき、もって異常状態を短時間で解消できるメ
モリアクセス制御装置を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 上記課題を解消するために本発明は、内部メモリ及びメ
モリアクセス回路を有して、メモリアクセス回路は、外
部制御部から内部メモリに設定された制御データに基づ
いて、外部に接続された外部メモリに対するデータアク
セスを行い、得られたアクセスデータを内部メモリに格
納し、この内部メモリにアクセスデータが格納された後
に、外部制御部から内部メモリに対するデータアクセス
が実行されるメモリアクセス制御装置において、外部制
御部が外部メモリを外部メモリ及びメモリアクセス回路
を介さずに直接データアクセスするためのバイパス回路
と、外部制御部からの選択指令に基づいて外部メモリに
対する入比力端子をメモリアクセス回路側からバイパス
回路側に切換接続する選択回路とを備えたものである。

（作用） このように構成されたメモリアクセス制御装置であれば
、外部制御部はこのメモリアクセス制御装置を介して外
部メモリを間接的にアクセスする従来のアクセス手法の
他に、メモリアクセス制御装置内に形成されたバイパス
回路を介して外部メモリを直接アクセスすることが可能
となる。

したがって、このメモリアクセス制御装置が組込まれた
情報処理システムにおいて、外部制御部のデータアクセ
ス処理途中に異常が発生した場合には、メモリアクセス
制御装置の機能を動作させた状態で診断プログラムを起
動させて異常解析を行うとともに、選択信号を送出して
選択回路でもってバイパス回路を選択設定したのち、前
述した診断プログラムを起動させて異常解析を行う。こ
のように、外部メモリに対する接続条件を変化させて実
行された診断プログラムの診断結果を比較参照すること
によってより容易に異常位置を特定できる。

（実施例） 以下本発明の一実施例を図面を用いて説明する。

第１図は実施例のメモリアクセス制御装置が組込まれた
情報処理システムの要部を取出して示すブロック図であ
る。

外部制御部としてのＣＰＵ１２はデータバス１３ａ、ア
ドレスバス１４ａにてメモリアクセス制御装置１５に接
続されている。さらに、このメモリアクセス制御装置１
５はデータバス１３ｂ。

アドレスバス１４ｂを介して外部メモリ１６に接続され
たいる。なお。この実施例の情報処理システムにおいて
は、外部メモリ１６をデュアルボー）ＲＡＭで構成し、
別のＣＰＵまたは制御装置からデータアクセスが可能に
している。

前記メモリアクセス制御装置１５は例えはゲートアレイ
と呼ばれるセミカスタムＬＩＳて形成されており、内部
にメモリアクセス回路１７、内部メモリ１８、一対のデ
ータセレクタ１９ａ。

１９ｂ１アドレスセレクタ２０、一対の信号セレクタ２
１ａ、２１ｂ、５個のゲート２２ａ。

２２ｂ、２２Ｃ，２２ｄ、２２ｅとが収納されている。

すなわち、ＣＰＵ１２のデータ端子に接続されたデータ
バス１３ａは内部メモリ１８およびデータセレクタ１９
ａの共通端子に接続されるとともに、データセレクタ１
９ｂの第２の端子に接続されている。また、外部メモリ
１６のデータ端子に接続されたデータバス１３ｂはデー
タセレクタ１９ｂの共通端子に接続されるとともにデー
タセレクタ１９ａの第２の端子に接続されている。さら
に、データセレクタ１９ａの第１の端子には内部メモリ
１８からのデータバスが接続され、データセレクタ１９
ｂの第１の端子にはメモリアクセス回路１７からのデー
タバスか接続されている。

ＣＰＵ１２のアドレス端子に接続されたアドレスバス１
４ａは内部メモリ１８に接続されるとともにアドレスセ
レクタ２０の第２の端子に接続されている。このアドレ
スセレクタ２０の第１の端子にはメモリアクセス回路１
７からのアドレスバスが接続されている。また、外部メ
モリ１６のアドレス端子に接続されたアドレスバス１４
ａはアドレスセレクタ２０の共通端子に接続されている
。

前記各データセレクタ１９ａ、１９ｂおよびアドレスセ
レクタ２０は内部メモリ１８から出力される選択信号ａ
にて第１．第２の端子に接続されているいずれか一方の
バスを共通端子に接続されているハスに切換接続する。

また、データセレクタ１９ａ　　１９ｂおよびアドレス
セレクタ２０はバス切換機能を有すると共に、データお
よびアドレスをラッチする機能を有する。そして、各デ
ータセレクタ１９ａ、１９ｂおよびアドレスセレクタ２
０は通常は第１の端子に接続された内部メモリ１８ｇお
よびメモリアクセス回路１７からのデータバスおよびア
ドレスバスを選択して共通端子側のデータバスおよびア
ドレスバスに接続している。そして、内部メモリ１８か
ら例えばＬレベルの選択信号ａが出力されると、第２の
端子に接続されているＣＰＵ１２側および外部メモリ１
６側のデータバス１３ａ、１３ｂおよびアドレスバス１
４ａ、、１４ｂを共通側の各バスに切換接続する。

具体的には、第１．第２の端子のうち選択されていない
端子をハイインピーダンス状態に制御することによって
、バスを切換接続している。

また、ＣＰＵ１２に接続されたアドレスバス１４ａの例
えば最上位桁Ａ１５はデコーダ２３へ入力される。この
デコーダ２３は上記最上位桁Ａ１５か例えばＬ（０）レ
ベルのときＬレベルの選択信号（チップセレクト）Ｃ５
Ｉを出力し、最上位桁Ａ１５か例えばＨ（１）レベルの
ときＬレベルの選択信号（チップセレクト）Ｃ３２を出
力する。デコーダ２３から出力された選択信号Ｃ５Ｉは
内部メモリ１８へ印加されるとともにゲート２２Ｃの一
方の入力端子に印加される。また、デコーダ２３から出
力された選択信号ＣＳ２は各ゲート２２ａ、２２ｂ、２
２ｄの一方の入力端子へ入力される。

また、ＣＰＵ１２、から出力されたＬレベルの書込信号
ＷＲは内部メモリ１８へ入力されるとともにゲート２２
ａの他方の入力端子を介して信号セレクタ２１ａの第２
の端子へ入力される。この信号セレクタ２１ａの第１の
端子にはメモリアクセス回路１７からの書込信号ＷＲが
入力される。そして、この信号セレクタ２１ａの共通端
子から出力される書込信号ＷＲは外部メモリ１６の書込
端子へ印加される。

さらに、ＣＰＵ１２から出力されたＬレベルの読出信号
ＲＤは内部メモリ１８へ入力されるとともにゲート２２
ｂの他方の入力端子を介して信号セレクタ２１ｂの第２
の端子へ入力される。この信号セレクタ２１ｂの第１の
端子にはメモリアクセス回路１７からの読出信号ＲＤが
入力される。

そして、この信号セレクタ２１ｂの共通端子から出力さ
れる読出信号ＲＤは外部メモリ１６の読出端子へ印加さ
れる。

そして、各信号セレクタ２１ａ、２１ｂは内部メモリ１
８から出力される前記選択信号ａにて切換制御される。

すなわち、通常、各信号セレクタ２１ａ、２１ｂはメモ
リアクセス回路１７から出力される書込信号ＷＲおよび
読出信号ＲＤを選択して、外部メモリ１６へ送出する。

そして、前記選択信号ａがＬレベルに変化すると、各ゲ
ート２２ａ、２２ｂから出力される書込信号ＷＲおよび
読出信号ＲＤを選択して外部メモリ１６へ送出する。

また、外部メモリ１６のレディ端子から出力されたレデ
ィ信号ＲＥＡＤＹはメモリアクセス回路１７へ入力され
るとともにゲート２２ｄの他方の入力端子へ印加される
。内部メモリ１８から出力されたレディ信号ＲＥＡＤＹ
はゲート２２Ｃの他方の入力端子へ印加される。各ゲー
ト２２ｃ、２２ｄのうちのいずれか一方から出力された
レディ信号ＲＥＡＤＹはゲート２２ｅを介してＣＰＵ１
２のレディ端子へ入力される。

前記内部メモリ１８は、ＣＰＵ１２から入力した前記外
部メモリ１６をデータアクセスするために必要なアドレ
ス等の制御データおよび外部メモリ１６から読出したア
クセスデータを一時記憶する機能を有する。さらに、内
部メモリ１８はＣＰＵ１２から設定された制御データに
基づいて各セレクタ１９ａ〜２１ｂへ選択信号ａを送出
する。そして、通常はＨレベルの選択信号ａを出力して
いる。したがって、各セレクタ１９ａ〜２１ｂの第１の
端子が共通端子に接続された状態である。

また、メモリアクセス回路１７は、内部メモリ１８に設
定された制御データに基づいて実際の外部メモリ１６を
データアクセスして、得られたアクセスデータを内部メ
モリ１８に格納する機能を有している。

このような構成のメモリアクセス制御装置１５において
、通常時は、内部メモリ１８がＨレベルの選択信号ａを
出力しているので、各セレクタ１９８〜２１ｂは、内部
メモリ１８およびメモリアクセス回路１７からのデータ
バス１　アドレスバス、書込信号ＷＲ，読出信号ＲＤが
有効となっている。

そして、ＣＰＵ１２がメモリアクセス制御装置１５を介
して外部メモリ１６のデータを読出す場合は、デコーダ
２３を介して内部メモリ１８にＬレベルの選択信号Ｃ８
１を送出する。しかして、内部メモリ１８が稼働状態に
なる。その後、ＣＰＵ１２はデータバス１３ａ、アドレ
スバス１４ａを介して内部メモリ１８に外部メモリ１６
をアクセスするのに必要な例えば読田開始番他や読出終
了番地等の制御データを書込む。

制御データの書込が終了すると、メモリアクセス回路１
７が動作して、外部メモリ１６からＨレベルのレディ信
号ＲＥＡＤＹが出力されているのを確認の後、内部メモ
リ１８に設定された制御データに基づいてアドレスセレ
クタ２０．アドレスバス１４ｂを介して外部メモリ１６
に読出番地を指定し、信号セレクタ２１ｂを介して外部
メモリ１６に読出信号ＲＤを印加する。そして、外部メ
モリ１６の該当番地に記憶されているデータをデータバ
ス１３．ｂ、データセレクタ１９ｂを介して読取り、読
取ったアクセスデータを内部メモリ１８に書込む。この
ように、メモリアクセス回路１７は内部メモリ１８に設
定されている制御データの指定する全ての条件のデータ
の読出処理が終了すると、内部メモリ１８からＨレベル
のレディ信号ＲＥＡＤＹをＣＰＵ１２へ送出する。

ＣＰＵ１２は内部メモリ１８から出力されるＨレベルの
レディ信号ＲＥＡＤＹを受信すると、Ｌレベルの読出信
号ＲＤを出力する。この状態ではゲート２２ｂの他方の
端子に入力されている選択信号Ｃ８２はＨレベルである
ので、読出信号ＲＤは内部メモリ１８のみへ印加される
。そして、内部メモリ１８に記憶されているアクセスデ
ータをデータセレクタ１９ａ、データバス１３ａを介し
て読取る。

以上がメモリアクセス制御装置１５を介して外部メモリ
１６からデータを読出す場合の各部の動作であるが、外
部メモリ１６に対してメモリアクセス制御装置１５を介
してデータを書込む場合の各部の動作もデータを読出す
場合の処理に準するので、説明を省略する。

次に、何等かの異常が生じて、ＣＰＵ１２が外部メモリ
１６を直接アスセスする必要が生じた場合には、ＣＰＵ
１２は内部メモリ１８に対して、バイパス回路を使用す
ることを示す制御データを書込む。すると、内部メモリ
１８は選択信号ａのレベルをＨレベルからＬレベルへ反
転させる。その結果、各セレクタ１９ａ〜２１ｂの第２
の端子が共通端子に接続される。よって、ＣＰＵ１２の
データ端子に接続されたデータバス１３ａと外部メモリ
１６に接続されたデータバス１３ｂとかデータセレクタ
１９ａ、１９ｂを介して直接接続される。また、ＣＰＵ
１２のアドレス端子に接続されたアドレスバス１４ａと
外部メモリ１６に接続されたアドレスバス１４ｂとがア
ドレスセレクタ２０を介して直接接続される。

そして、ＣＰＵ１２はデコーダ２３を介してＬレベルの
選択信号Ｃ５２を出力すると、ゲート２２ａ、２２ｂが
ＣＰＵ１２からの書込信号ＲＤおよび読出信号ＲＤをそ
のまま通過させる。そして、各ゲート２２ａ、２２ｂか
ら出力される書込信号ＲＤおよび読出信号ＲＤは各信号
セレクタ２１ａ、２１ｂを通過して、外部メモリ１６の
読出端子および書込端子に印加される。また、Ｌレベル
の選択信号Ｃ８２は、外部メモリ１６から出力されたレ
ディ信号ＲＥＡＤＹ信号をゲート２２ｄ２２ｅを介して
ＣＰＵ１２のレディ端子へ入力させる。

すなわち、メモリアクセス制御装置１５内に、ＣＰＵ１
２が外部メモリ１６を直接アクセスするためのバイパス
回路か形成される。

このようなバイパス回路が形成された状態においては、
ＣＰＵ１２はこのバイパス回路を介して通常のメモリを
アクセスする場合と全く同様に、外部メモリ１６に対す
るデータアクセスが可能となる。

このように構成されたメモリアクセス制御装置１５が組
込まれた情報処理システムにおいて、ＣＰＵ１２がメモ
リアクセス制御装置１５を介して外部メモリ１６を間接
的にアクセスする過程で何等かの異常が生じた場合には
、ＣＰＵＩ　２は、先ず、メモリアクセス制御・装置１
５を動作状態に維持したまま、例えば別のＲＯＭ等に記
憶された診断プログラムを起動して異常発生箇所および
異常原因解析の究明処理を行う。すなわち、内部メモリ
１８に診断のための制御データを設定して、メモリアク
セス回路１７てもって外部メモリ１６に既知データを書
込ませ、後で同一アドレスのデータをメモリアクセス回
路１７でもって読取り、内部メモリ１８に格納させる。

そして、この内部メモリ１８のデータをＣＰＵ１２で読
取って、書込んだデータと比較対称することによって、
異常が外部メモリ１６自体の異常であるか、メモリアク
セス制御装置１５を含めたデータバス、アドレスバス、
各制御線の異常であるかを判断する。

以上の診断処理によって、外部メモリ１６が正常である
と判断されると、次に、バイパス回路を使用して同様の
診断処理を行う。すなわち、ＣＰＵ１２は、内部メモリ
１８にバイパス回路使用の制御データを送出し、デコー
ダ２３を介してＬレベルの選択信号ＣＳ２を出力して、
メモリアクセス制御装置１５内に、前述したバイパス回
路を形成させる。そして、別のＲＯＭ等に記憶された診
断プログラムを起動して異常発生箇所および異常原因解
析の究明処理を行う。

すなわち、外部メモリ１６の予め指定されたアドレスに
既知のデータを書込み、後から、該当アドレスに記憶さ
れているデータを読取って、読取ったデータが書込んだ
既知のデータに一致するか否かを調べる。そして、この
診断プログラムを実行した結果正常であれば、メモリア
クセス制御装置１５内の内部メモリ１８やメモリアクセ
ス回路１７等の回路部材等に何等かの異常が発生したと
判断できる。

このように、通常の診断処理とバイパス回路を使用した
診断処理との２回の診断処理を実行することによって、
異常発生箇所を■外部メモリ１６自体の故障、■メモリ
アクセス制御装置１５の内部メモリ１８やメモリアクセ
ス回路１７等の電子構成部材の故障、■外部メモリ１５
に対する各バスおよび制御線の故障であるかを比較的容
易に推測できる。

このようにメモリアクセス制御装置１５内にＣＰＵ１２
が外部メモリ１６を直接アクセスするためのバイパス回
路を設けることによって、異常発生時の異常発生箇所を
メモリアクセス制御装置１５自体かそれ以外の各バスお
よび制御線であるかを簡単に推測できるので、故障原因
を短時間で究明できる。また、特にメモリアクセス制御
装置１５に対する高い技術知識を有しない操作者でも容
易に異常発生箇所を推測できる。

また、診断プログラムも複雑な診断プログラムを準備す
る必要がなく、通常の汎用診断プログラムを用いること
ができる。

また、５個めセレクタ１９ａ〜２１ｂと５個のゲート２
２ａ〜２２ｅ等のごく安価な回路部品を追加するのみで
バイパス回路が形成されるので、従来のメモリアクセス
制御装置に比較して製造費が大幅に上昇することはない
。

なお、本発明は上述した実施例に限定されるものではな
い。例えば、内部メモリ１８の容量か少なく、メモリア
クセス制御装置１５内に使用しているアドレスバス１４
ａのみでは、外部メモリ１６の全ての記憶領域をアクセ
スできない場合には、第２図に示すように、アドレスラ
ッチ回路２４を設けてでもよい。すなわち、不足分のア
ドレスをＣＰＵ１２からのデータバス１．３　ａを介し
てアドレスラッチ回路２４に予め設定しておくことによ
り、前述した診断処理を行った後に、アドレスラッチ回
路２４の設定値を変更していくことで、外部メモリ１６
の全ての記憶領域に亘って診断処理を実行できる。

さらに、実施例においては、外部メモリ１６としてデュ
アルポートＲＡＭを使用したが、特にデュアルポートＲ
ＡＭである必要はなく、通常のＲＯＭやＲＡＭの場合で
あっても同様の効果を得ることができる。

さらに、実施例においては、メモリアクセス制御装置１
５をセミカスタムＬＩＳで形成されたゲートアレイを用
いたが、例えばフルカスタムＬＳＩ等を含む一般のＡＳ
ＩＣにも十分適用できる。

［発明の効果］ 以上説明したように本発明のメモリアクセス制御装置に
よれば、内部メモリやメモリアクセス回路をバイパスす
るバイパス回路を設けている。

したがって、外部制御部かこのメモリアクセス制御装置
を介して外部メモリに対して間接的にアクセス処理を実
行している過程で異常が発生した場合には、このバイパ
ス回路を用いてＣＰＵ等の外部制御部が直接外部メモリ
をアクセス可能となり、異常発生箇所を容易に特定でき
、もって異常状態を短時間で解消できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるメモリアクセス制御
装置を組込んだ情報処理システムの要部を示すブロック
図、第２図は本発明の他の実施例に係わるメモリアクセ
ス制御装置の要部を取出して示すブロック図、第３図は
従来のメモリアクセス制御装置が組込まれた情報処理シ
ステムの要部を示すブロック図である。 １２−ＣＰＵ、１３ａ、１３ｂ−・・データバス、１４
ａ、１４ｂ・・・アドレスバス、１５・・・メモリアク
セス制御装置、１６・・・外部メモリ、１７・・・メモ
リアクラス回路、１８・・・内部メモリ、１９ａ１９ｂ
・・・データセレクタ、２ｏ・・・アドレスバスク９．
２１８．２１ｂ・・・信号セレクタ、２３・・・デコー
ダ。 出願人代理人　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 　内部メモリ及びメモリアクセス回路を有して、前記メ
   モリアクセス回路は、外部制御部から内部メモリに設定
   された制御データに基づいて、外部に接続された外部メ
   モリに対するデータアクセスを行い、得られたアクセス
   データを前記内部メモリに格納し、この内部メモリにア
   クセスデータが格納された後に、前記外部制御部から前
   記内部メモリに対するデータアクセスが実行されるメモ
   リアクセス制御装置において、 前記外部制御部が前記外部メモリを前記外部メモリ及び
   メモリアクセス回路を介さずに直接データアクセスする
   ためのバイパス回路と、前記外部制御部からの選択指令
   に基づいて前記外部メモリに対する入出力端子を前記メ
   モリアクセス回路側から前記バイパス回路側に切換接続
   する選択回路とを備えたメモリアクセス制御装置。