JPH05120217A - データ通信装置 - Google Patents
データ通信装置Info
- Publication number
- JPH05120217A JPH05120217A JP27938291A JP27938291A JPH05120217A JP H05120217 A JPH05120217 A JP H05120217A JP 27938291 A JP27938291 A JP 27938291A JP 27938291 A JP27938291 A JP 27938291A JP H05120217 A JPH05120217 A JP H05120217A
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- JP
- Japan
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- data
- memory cell
- signal
- memory cells
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- 238000004891 communication Methods 0.000 title claims abstract description 11
- 239000000872 buffer Substances 0.000 claims abstract description 4
- 230000005540 biological transmission Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】 ＦＩＦＯを介して行われるデータ通信装置に
おいて、送信側のホストプロセッサの稼働能率を改善す
る。 【構成】 本発明のデータ通信装置は、ＦＩＦＯ内部
に、複数段のバッファに対応する複数のメモリセル５−
１〜５−ｎと、送信側より出力される書込み信号１０４
に対応して、複数のメモリセル５−１〜５−ｎの内の書
込み対象のメモリセルを指定する信号と、指定された当
該メモリセルに対する書込み信号とを生成して出力する
書込みカウンタ４と、複数のメモリセル５−１〜５−ｎ
に順次転送データが書込まれ、最終のメモリセルに転送
データが書込まれたことを示す情報を保持するフリップ
フロップ６と、受信側より出力される読出し信号に対応
して、複数のメモリセル５−１〜５−ｎの内の読出し対
象のメモリセルを指定する信号と、指定された当該メモ
リセルに対する読出し信号とを生成して出力する読出し
カウンタ７と、複数のメモリセル５−１〜５−ｎが全て
読出し可能であるか否かを示す情報を保持するフリップ
フロップ８とを備えて構成される。
おいて、送信側のホストプロセッサの稼働能率を改善す
る。 【構成】 本発明のデータ通信装置は、ＦＩＦＯ内部
に、複数段のバッファに対応する複数のメモリセル５−
１〜５−ｎと、送信側より出力される書込み信号１０４
に対応して、複数のメモリセル５−１〜５−ｎの内の書
込み対象のメモリセルを指定する信号と、指定された当
該メモリセルに対する書込み信号とを生成して出力する
書込みカウンタ４と、複数のメモリセル５−１〜５−ｎ
に順次転送データが書込まれ、最終のメモリセルに転送
データが書込まれたことを示す情報を保持するフリップ
フロップ６と、受信側より出力される読出し信号に対応
して、複数のメモリセル５−１〜５−ｎの内の読出し対
象のメモリセルを指定する信号と、指定された当該メモ
リセルに対する読出し信号とを生成して出力する読出し
カウンタ７と、複数のメモリセル５−１〜５−ｎが全て
読出し可能であるか否かを示す情報を保持するフリップ
フロップ８とを備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明はデータ通信装置に関し、
特に、ＦＩＦＯを介して行われるホストプロセッサ間の
データ通信装置に関する。
特に、ＦＩＦＯを介して行われるホストプロセッサ間の
データ通信装置に関する。
【０００２】
【従来の技術】従来の、この種のデータ通信装置におい
ては、図３に示されるように、送信側のホストプロセッ
サＡ９と、受信側のホストプロセッサＢ１１との間にＦ
ＩＦＯ１０が設けられており、内部バスＡ２０４および
内部バスＢ２０５を介してデータの授受が行われてい
る。図３において、送信側のホストプロセッサＡ９より
受信側のホストプロセッサＢ１１に対してデータが転送
される場合には、内部バスＡ２０４を経由して、送信デ
ータ１１３が、書込み用アドレスポインタ・リセット信
号１１５、および書込み信号１１６を介してＦＩＦＯ１
０に書込まれ、受信データ１１４が、読出し用アドレス
ポインタ・リセット信号１１７、および読出し信号１１
８を介して、内部バス２０５を経由してホストプロセッ
サＢ１１に受信される。ホストプロセッサＢ１１におい
ては、受信されたデータの誤りの有無が検出され、その
誤り検出信号１１９が送信側のホストプロセッサＡ９に
送られる。
ては、図３に示されるように、送信側のホストプロセッ
サＡ９と、受信側のホストプロセッサＢ１１との間にＦ
ＩＦＯ１０が設けられており、内部バスＡ２０４および
内部バスＢ２０５を介してデータの授受が行われてい
る。図３において、送信側のホストプロセッサＡ９より
受信側のホストプロセッサＢ１１に対してデータが転送
される場合には、内部バスＡ２０４を経由して、送信デ
ータ１１３が、書込み用アドレスポインタ・リセット信
号１１５、および書込み信号１１６を介してＦＩＦＯ１
０に書込まれ、受信データ１１４が、読出し用アドレス
ポインタ・リセット信号１１７、および読出し信号１１
８を介して、内部バス２０５を経由してホストプロセッ
サＢ１１に受信される。ホストプロセッサＢ１１におい
ては、受信されたデータの誤りの有無が検出され、その
誤り検出信号１１９が送信側のホストプロセッサＡ９に
送られる。
【０００３】
【発明が解決しようとする課題】上述した従来のデータ
通信装置においては、送信側のホストプロセッサＡ９よ
り受信側のホストプロセッサＢ１１に対してデータ転送
が行われている定常状態においては、ＦＩＦＯ１０に対
応する書込み側と読出し側の動作は非同期にて行われて
おり、書込み時にセットされ、読出し時にリセットされ
る情報をデータに追加することにより、同期がとられて
いる。従って、一般的には、書込みが全て終了した直後
において、読出し動作も完了してしまうのが実情であ
る。そこで、若しも、ハードウェアの不具合等により、
誤ったデータがＦＩＦＯ１０に書込まれ、受信側に伝達
された場合には、受信側より、逐一、誤り検出信号を送
信側に送出せざるを得ない状態となり、送信側のホスト
プロセッサＡ９においては、この誤り検出信号を受け
て、逐一当該誤り検出信号をサンプリングして、再転送
するより方法がない状況となる。
通信装置においては、送信側のホストプロセッサＡ９よ
り受信側のホストプロセッサＢ１１に対してデータ転送
が行われている定常状態においては、ＦＩＦＯ１０に対
応する書込み側と読出し側の動作は非同期にて行われて
おり、書込み時にセットされ、読出し時にリセットされ
る情報をデータに追加することにより、同期がとられて
いる。従って、一般的には、書込みが全て終了した直後
において、読出し動作も完了してしまうのが実情であ
る。そこで、若しも、ハードウェアの不具合等により、
誤ったデータがＦＩＦＯ１０に書込まれ、受信側に伝達
された場合には、受信側より、逐一、誤り検出信号を送
信側に送出せざるを得ない状態となり、送信側のホスト
プロセッサＡ９においては、この誤り検出信号を受け
て、逐一当該誤り検出信号をサンプリングして、再転送
するより方法がない状況となる。
【０００４】このために、送信側のホストプロセッサＡ
９におけるデータ転送プログラムが煩雑になるばかりで
なく、データ転送ならびに再転送の増大に伴なってオー
バヘッド時間が多大となり、本来の処理能力が著しく低
下してしまうという欠点がある。
９におけるデータ転送プログラムが煩雑になるばかりで
なく、データ転送ならびに再転送の増大に伴なってオー
バヘッド時間が多大となり、本来の処理能力が著しく低
下してしまうという欠点がある。
【０００５】
【課題を解決するための手段】本発明のデータ通信装置
は、ＦＩＦＯを介してデータ転送を行うデータ通信装置
において、前記ＦＩＦＯ内部に、複数段のバッファに対
応する複数のメモリセルと、送信側より出力されるデー
タ書込み信号に対応して、前記複数のメモリセルの内の
書込み対象のメモリセルを指定する信号と、指定された
当該メモリセルに対する書込み信号とを生成して出力す
る書込みカウンタと、前記複数のメモリセルに順次転送
データが書込まれてゆき、最終のメモリセルにも転送デ
ータが書込まれたことを示す情報を保持する第１の情報
保持手段と、受信側より出力されるデータ読出し信号に
対応して、前記複数のメモリセルの内の読出し対象のメ
モリセルを指定する信号と、指定された当該メモリセル
に対する読出し信号とを生成して出力する読出しカウン
タと、前記複数のメモリセルが全て読出し可能であるか
否かを示す情報を保持する第２の情報保持手段と、を備
えて構成される。
は、ＦＩＦＯを介してデータ転送を行うデータ通信装置
において、前記ＦＩＦＯ内部に、複数段のバッファに対
応する複数のメモリセルと、送信側より出力されるデー
タ書込み信号に対応して、前記複数のメモリセルの内の
書込み対象のメモリセルを指定する信号と、指定された
当該メモリセルに対する書込み信号とを生成して出力す
る書込みカウンタと、前記複数のメモリセルに順次転送
データが書込まれてゆき、最終のメモリセルにも転送デ
ータが書込まれたことを示す情報を保持する第１の情報
保持手段と、受信側より出力されるデータ読出し信号に
対応して、前記複数のメモリセルの内の読出し対象のメ
モリセルを指定する信号と、指定された当該メモリセル
に対する読出し信号とを生成して出力する読出しカウン
タと、前記複数のメモリセルが全て読出し可能であるか
否かを示す情報を保持する第２の情報保持手段と、を備
えて構成される。
【０００６】なお、前記第１および第２の情報保持手段
は、それぞれフリップフロップにより形成してもよい。
は、それぞれフリップフロップにより形成してもよい。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、送信側に
おけるデータ授受に関与する内部バスＡ２０１、および
受信側におけるデータ授受に関与する内部バスＢ２０２
に対応して、送信側のホストプロセッサＡ１と、ＦＩＦ
Ｏ２と、受信側のホストプロセッサＢ３とを備えて構成
される。また、図２は、図１におけるＦＩＦＯ２の内部
構成を示すブロック図であり、図２に示されるように、
ＦＩＦＯ２は、内部バスＡ２０１に対応して、書込み対
象のメモリセルを指定する信号ならびに書込みパルスを
発生する書込みカウンタ４と、ｎ（正整数）段のバッフ
ァに対応するｎ個のメモリセル５−１〜５−ｎと、最終
メモリが書込まれた情報を保持するフリップフロップ６
と、読出し対象となるメモリセルを指定する信号ならび
に読出しパルスを発生する読出しカウンタ７と、全メモ
リセルが読出し可能であるか否かを示す情報を保持する
フリップフロップ８とを備えて構成される。
である。図１に示されるように、本実施例は、送信側に
おけるデータ授受に関与する内部バスＡ２０１、および
受信側におけるデータ授受に関与する内部バスＢ２０２
に対応して、送信側のホストプロセッサＡ１と、ＦＩＦ
Ｏ２と、受信側のホストプロセッサＢ３とを備えて構成
される。また、図２は、図１におけるＦＩＦＯ２の内部
構成を示すブロック図であり、図２に示されるように、
ＦＩＦＯ２は、内部バスＡ２０１に対応して、書込み対
象のメモリセルを指定する信号ならびに書込みパルスを
発生する書込みカウンタ４と、ｎ（正整数）段のバッフ
ァに対応するｎ個のメモリセル５−１〜５−ｎと、最終
メモリが書込まれた情報を保持するフリップフロップ６
と、読出し対象となるメモリセルを指定する信号ならび
に読出しパルスを発生する読出しカウンタ７と、全メモ
リセルが読出し可能であるか否かを示す情報を保持する
フリップフロップ８とを備えて構成される。
【０００９】以下、図１および図２を参照して、送信側
のホストプロセッサＡ１より、データがＦＩＦＯ２に書
込まれる処理手順について説明する。
のホストプロセッサＡ１より、データがＦＩＦＯ２に書
込まれる処理手順について説明する。
【００１０】先ず、送信側においては、内部バスＡ２０
１を経由して入力されるメモリフル信号１０８がリセッ
ト状態、即ち全メモリセルが読出し不可の状態にあるか
否かが確認され、然る後、書込み用アドレスポインタ・
リセット信号１０３が出力する。ＦＩＦＯ２において
は、書込み用アドレスポインタ・リセット信号１０３を
受けて書込みカウンタ４がクリアされる。次いで、内部
バスＡ２０１を経由して書込み信号１０４が書込みカウ
ンタ４に入力され、ｎ個のメモリセル５−１〜５−ｎに
順次転送データが書込まれる。これらの各メモリセルに
対しては、書込み信号１０４が１回入力されるごとに書
込みカウンタ４がインクリメント（＋１）され、順次メ
モリセル５−１〜５−ｎが指定されてゆく。最終的に、
最後のメモリセルにデータが書込まれると、フリップフ
ロップ６における状態ビットがリセットされ、このフリ
ップフロップ６より出力されるキャリー信号１１１
（０）の入力を介してフリップフロップ８がセットさ
れ、当該フリップフロップ８からは、メモリフルの状態
を示すメモリフル信号１０８が出力されて、内部バスＡ
２０１を経由して送信側に送出される。送信側において
は、このメモリフル信号１０８を受けて、データ転送が
不可能な状態にあることが確認され、以後のデータ転送
は中断される。
１を経由して入力されるメモリフル信号１０８がリセッ
ト状態、即ち全メモリセルが読出し不可の状態にあるか
否かが確認され、然る後、書込み用アドレスポインタ・
リセット信号１０３が出力する。ＦＩＦＯ２において
は、書込み用アドレスポインタ・リセット信号１０３を
受けて書込みカウンタ４がクリアされる。次いで、内部
バスＡ２０１を経由して書込み信号１０４が書込みカウ
ンタ４に入力され、ｎ個のメモリセル５−１〜５−ｎに
順次転送データが書込まれる。これらの各メモリセルに
対しては、書込み信号１０４が１回入力されるごとに書
込みカウンタ４がインクリメント（＋１）され、順次メ
モリセル５−１〜５−ｎが指定されてゆく。最終的に、
最後のメモリセルにデータが書込まれると、フリップフ
ロップ６における状態ビットがリセットされ、このフリ
ップフロップ６より出力されるキャリー信号１１１
（０）の入力を介してフリップフロップ８がセットさ
れ、当該フリップフロップ８からは、メモリフルの状態
を示すメモリフル信号１０８が出力されて、内部バスＡ
２０１を経由して送信側に送出される。送信側において
は、このメモリフル信号１０８を受けて、データ転送が
不可能な状態にあることが確認され、以後のデータ転送
は中断される。
【００１１】他方、受信側においては、先ず、読出し用
アドレスポインタ・リセット信号１０５が、内部バスＢ
２０２を経由してＦＩＦＯ２に対して出力される。ＦＩ
ＦＯ２においては、読出し用アドレスポインタ・リセッ
ト信号１０５を受けて、読出しカウンタ７がリセットさ
れ、これによりフリップフロップ６における状態ビット
がセットされて、見掛上のメモリフル状態が設定され
る。次いで受信側より入力される読出し完了信号１０７
を受けて、フリップフロップ８がリセットされ、メモリ
フル信号１０８が反転されて出力されて、全メモリセル
が読出し不可、即ち送信可の状態にあることが送信側に
伝達される。以後、受信側より入力される読出し信号１
０６を介して、メモリセル５−１〜５−ｎのデータが逐
次読出され、読出しカウンタ７においては、当該読出し
信号１０６が１回入力されるごとにインクリメントさ
れ、順次メモリセルが指定されてゆく。そして最後のメ
モリセルのデータが読出されると、フリップフロップ６
における状態ビットがリセットされ、キャリー信号１１
１としては０が出力されてフリップフロップ８に入力さ
れる。これによりフリップフロップ８はセットされ、フ
リップフロップ８より出力されるメモリフル信号１０８
は１（メモリフルの状態）となり、送信側に送出され
る。この状態において読出しを終了する場合には、受信
側より入力される読出し用アドレスポインタ・リセット
信号１０５を介してフリップフロップ６がリセットさ
れ、受信側より入力される読出し完了信号１０７の入力
を受けて、フリップフロップ８がリセットされて、メモ
リフル信号１０８は０、即ち、読出し不可の状態を示す
情報が出力される。また、逆に、メモリセルより再度デ
ータを読出す場合には、読出し用アドレスポインタ・リ
セット信号１０５の入力を受けて、上述の動作手順が最
初から繰返して行われる。
アドレスポインタ・リセット信号１０５が、内部バスＢ
２０２を経由してＦＩＦＯ２に対して出力される。ＦＩ
ＦＯ２においては、読出し用アドレスポインタ・リセッ
ト信号１０５を受けて、読出しカウンタ７がリセットさ
れ、これによりフリップフロップ６における状態ビット
がセットされて、見掛上のメモリフル状態が設定され
る。次いで受信側より入力される読出し完了信号１０７
を受けて、フリップフロップ８がリセットされ、メモリ
フル信号１０８が反転されて出力されて、全メモリセル
が読出し不可、即ち送信可の状態にあることが送信側に
伝達される。以後、受信側より入力される読出し信号１
０６を介して、メモリセル５−１〜５−ｎのデータが逐
次読出され、読出しカウンタ７においては、当該読出し
信号１０６が１回入力されるごとにインクリメントさ
れ、順次メモリセルが指定されてゆく。そして最後のメ
モリセルのデータが読出されると、フリップフロップ６
における状態ビットがリセットされ、キャリー信号１１
１としては０が出力されてフリップフロップ８に入力さ
れる。これによりフリップフロップ８はセットされ、フ
リップフロップ８より出力されるメモリフル信号１０８
は１（メモリフルの状態）となり、送信側に送出され
る。この状態において読出しを終了する場合には、受信
側より入力される読出し用アドレスポインタ・リセット
信号１０５を介してフリップフロップ６がリセットさ
れ、受信側より入力される読出し完了信号１０７の入力
を受けて、フリップフロップ８がリセットされて、メモ
リフル信号１０８は０、即ち、読出し不可の状態を示す
情報が出力される。また、逆に、メモリセルより再度デ
ータを読出す場合には、読出し用アドレスポインタ・リ
セット信号１０５の入力を受けて、上述の動作手順が最
初から繰返して行われる。
【００１２】
【発明の効果】以上説明したように、本発明は、送信側
において、ＦＩＦＯにおけるデータ格納量が限界値の状
態にあることを認識し、受信側において、最終的に読出
し完了信号を発信するまではデータ転送が中断されるた
めに、この間においては、受信側において何度でも再読
出しをすることが可能となり、ハードウェアによるデー
タ転送に不測の事態が発生した場合においても、送信側
の制御作用を介することなく受信側において対応策を講
ずることが可能となり、送信側のホストプロセッサの稼
働効率を改善することができるという効果がある。
において、ＦＩＦＯにおけるデータ格納量が限界値の状
態にあることを認識し、受信側において、最終的に読出
し完了信号を発信するまではデータ転送が中断されるた
めに、この間においては、受信側において何度でも再読
出しをすることが可能となり、ハードウェアによるデー
タ転送に不測の事態が発生した場合においても、送信側
の制御作用を介することなく受信側において対応策を講
ずることが可能となり、送信側のホストプロセッサの稼
働効率を改善することができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例におけるＦＩＦＯの内部構成を示すブ
ロック図である。
ロック図である。
【図３】従来例を示すブロック図である。
１、９ ホストプロセッサＡ ２、１０ ＦＩＦＯ ３、１１ ホストプロセッサＢ ４ 書込みカウンタ ５−１〜５−ｎ メモリセル ６、８ フリップフロップ ７ 読出しカウンタ
Claims (2)
- 【請求項１】 ＦＩＦＯを介してデータ転送が行われる
データ通信装置において、前記ＦＩＦＯ内部に、 複数段のバッファに対応する複数のメモリセルと、 送信側より出力されるデータ書込み信号に対応して、前
記複数のメモリセルの内の書込み対象のメモリセルを指
定する信号と、指定された当該メモリセルに対する書込
み信号とを生成して出力する書込みカウンタと、 前記複数のメモリセルに順次転送データが書込まれてゆ
き、最終のメモリセルにも転送データが書込まれたこと
を示す情報を保持する第１の情報保持手段と、 受信側より出力されるデータ読出し信号に対応して、前
記複数のメモリセルの内の読出し対象のメモリセルを指
定する信号と、指定された当該メモリセルに対する読出
し信号とを生成して出力する読出しカウンタと、 前記複数のメモリセルが全て読出し可能であるか否かを
示す情報を保持する第２の情報保持手段と、 を備えることを特徴とするデータ通信装置。 - 【請求項２】 前記第１および第２の情報保持手段が、
それぞれフリップフロップにより形成される請求項１記
載のデータ通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27938291A JPH05120217A (ja) | 1991-10-25 | 1991-10-25 | データ通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27938291A JPH05120217A (ja) | 1991-10-25 | 1991-10-25 | データ通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120217A true JPH05120217A (ja) | 1993-05-18 |
Family
ID=17610366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27938291A Pending JPH05120217A (ja) | 1991-10-25 | 1991-10-25 | データ通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05120217A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004509532A (ja) * | 2000-09-15 | 2004-03-25 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 信号処理装置 |
-
1991
- 1991-10-25 JP JP27938291A patent/JPH05120217A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004509532A (ja) * | 2000-09-15 | 2004-03-25 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 信号処理装置 |
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