JPH05129851A - 差動増幅回路 - Google Patents

差動増幅回路

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JPH05129851A
JPH05129851A JP28530291A JP28530291A JPH05129851A JP H05129851 A JPH05129851 A JP H05129851A JP 28530291 A JP28530291 A JP 28530291A JP 28530291 A JP28530291 A JP 28530291A JP H05129851 A JPH05129851 A JP H05129851A
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differential amplifier
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circuit
amplifier circuit
emitter
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Kazuhiko Inoue
和彦 井上
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NEC IC Microcomputer Systems Co Ltd
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Abstract

(57)【要約】 【目的】差動増幅回路でエミッタフォロワ回路を前置し
た差動増幅回路の回路電流を低減すること。 【構成】トランジスタＱ３のエミッタをトランジスタＱ
１のベース及び負荷抵抗Ｒ１，Ｒ３の一端に、トランジ
スタＱ４のエミッタをトランジスタＱ２のベース及び負
荷抵抗Ｒ２，Ｒ４の一端に接続し、負荷抵抗Ｒ１，Ｒ２
の他端をトランジスタＱ１のコレクタに、負荷抵抗Ｒ
３，Ｒ４の他端をトランジスタＱ２のコレクタにそれぞ
れ接続することで、低ノイズ，高入力インピーダンスの
特性で回路電流を低減できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は差動増幅回路に関し、特
にエミッタフォロワ回路を前置きし低ノイズ，高入力イ
ンピーダンス，低消費電力の差動増幅回路に関する。
【０００２】
【従来の技術】従来の差動増幅回路において、差動増幅
回路の前にエミッタフォロワ回路を付加した回路例が、
図３である。図３において、トランジスタＱ１，Ｑ２
と、それらの共通エミッタに接続された定電流源Ｉ０，
負荷抵抗Ｒ１，Ｒ２とから構成された差動増幅回路と、
それに前置きしたトランジスタＱ３，Ｑ４及び定電流源
Ｉ１，Ｉ２からなるエミッタフォロワ回路がある。
【０００３】定電流源Ｉ１，Ｉ２による電流は、エミッ
タフォロワ回路を構成するトランジスタＱ３，Ｑ４のバ
イアス電流となり、定電流源Ｉ０はトランジスタＱ１，
Ｑ２による差動増幅回路のバイアス電流となる。
【０００４】
【発明が解決しようとする課題】このような従来の差動
増幅回路では、高入力インピーダンスの特性を得るため
に、差動増幅回路の前にエミッタフォロワ回路を置いて
いるが、この回路で低ノイズの特性が必要であるとき、
エミッタフォロワ回路のバイアス電流を多くする必要が
あるが、そのためにはエミッタフォロワ回路のバイアス
電流を多くしなければならず、そのバイアス電流を多く
すると消費電流も増え、半導体集積回路とする場合には
電力消費が大きく、パッケージの許容損失内に収まらな
くなるという欠点がある。また電池駆動のセットにおい
ては、電池の寿命が短くなるという欠点もある。
【０００５】本発明の目的は、前記欠点を解決し、消費
電力を小さくした差動増幅回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の差動増幅回路の
構成は、差動増幅回路を構成する第１，第２のトランジ
スタとエミッタフォロワ回路を構成する第３，第４のト
ランジスタとを備えた差動増幅回路において、前記第３
のトランジスタのエミッタを前記第１のトランジスタの
ベース及び第１，第３の負荷抵抗に接続し、前記第４の
トランジスタのエミッタを前記第２のトランジスタのベ
ース及び第２，第４の負荷抵抗に接続し、前記第１のト
ランジスタのコレクタに前記第１，第２の負荷抵抗の共
通接続点を接続し、前記第２のトランジスタのコレクタ
に前記第３，第４の負荷抵抗の共通接続点を接続し、前
記第１，第２のトランジスタの共通エミッタに定電流源
を接続したことを特徴とする。
【０００７】
【実施例】図１は本発明の一実施例の差動増幅回路を示
す回路図である。
【０００８】図１において、本発明の一実施例の差動増
幅回路は、ｎｐｎ型トランジスタＱ１，Ｑ２と、負荷抵
抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，及び定電流源Ｉ０とからな
る差動増幅回路と、それに前置きするエミッタフォロワ
回路を構成するｎｐｎ型ランジスタＱ３，Ｑ４と、電源
Ｖｃｃ及び信号源Ｖｓとを備えている。
【０００９】エミッタフォロワ回路のトランジスタＱ
３，Ｑ４のベース間には信号源Ｖｓが印加し、そのトラ
ンジスタＱ３，Ｑ４のエミッタ間に負荷抵抗Ｒ１，Ｒ
２，及び抵抗Ｒ３，Ｒ４をそれぞれ直列に接続する。ま
たトランジスタＱ３，Ｑ４のそれぞれのエミッタは差動
増幅回路を構成するトランジスタＱ１，Ｑ２のそれぞれ
のベースに接続され、そのトランジスタＱ１，Ｑ２のコ
レクタは負荷抵抗Ｒ１，Ｒ２の共通接続点及び抵抗Ｒ
３，Ｒ４の共通接続点にそれぞれ接続され、またトラン
ジスタＱ１，Ｑ２の共通エミッタには定電流源Ｉ０が接
続されている。
【００１０】図２は本発明の他の実施例の差動増幅回路
を示す回路図である。
【００１１】図２において、本実施例は、図１の回路を
ｐｎｐ型のトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４で構成
したもので、これらトランジスタの変更にともない、接
続関係も変更されている。動作は図１と同様である。
【００１２】
【発明の効果】以上、本発明の実施例によれば、エミッ
タフォロワ回路のバイアス電流を次の差動増幅回路のバ
イアス電流として使用する回路構成にしたので、低ノイ
ズ特性を必要とする差動増幅回路でエミッタフォロワ回
路のバイアス電流を多くした時、従来回路での回路電流
Ｉｃｃは、Ｉｃｃ＝Ｉ０＋Ｉ１＋Ｉ２（Ｉ０：差動増幅
回路のバイアス電流、Ｉ１，Ｉ２：エミッタフォロワ回
路のバイアス電流）となるが、本発明の差動増幅回路で
はエミッタフォロワ回路のバイアス電流を差動増幅回路
のバイアス電流とするため回路電流Ｉｃｃは、Ｉｃｃ＝
Ｉ０となり、従来回路より回路電流を少なくできるため
消費電力が小さくなるという効果がある。
【００１３】ここでトランジスタのノイズＶＮは次式の
ようになる。
【００１４】
【００１５】この式において、ノイズＶＮを１ｍＶ以下
にしようとすると、バイアス電流Ｉｃを５ｍＡ以上流さ
なくてはならない。これを従来回路の回路電流の式と本
実施例の式にあてはめると、従来回路では、Ｉｃｃ＝Ｉ
０＋Ｉ１＋Ｉ２＝１０ｍＡ＋５ｍＡ＋５ｍＡ＝２０ｍＡ
となるが、本実施例の回路では、Ｉｃｃ＝Ｉ０＝１０ｍ
Ａとなり、従来回路の回路電流の半分でよいことにな
る。
【００１６】また、入力インピーダンスも従来回路と同
様に高入力インピーダンスとなる。また、図１のｎｐｎ
型トランジスタを、図２の様に、ｐｎｐ型トランジスタ
にしても同様の効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例の差動増幅回路を示す回路図
である。
【図２】本発明の他の実施例の回路図である。
【図３】従来の差動増幅回路を示す回路図である。
【符号の説明】
Ｑ１，Ｑ２ 差動増幅回路を構成するトランジスタ Ｑ３，Ｑ４ エミッタフォロワ回路を構成するトラン
ジスタ Ｒ１〜Ｒ４ 負荷抵抗 Ｉ０〜Ｉ２ バイアス電流用定電流源 Ｖｓ 入力信号源 Ｖｃｃ 電源

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 差動増幅回路を構成する第１，第２のト
    ランジスタとエミッタフォロワ回路を構成する第３，第
    ４のトランジスタとを備えた差動増幅回路において、前
    記第３のトランジスタのエミッタを前記第１のトランジ
    スタのベース及び第１，第３の負荷抵抗に接続し、前記
    第４のトランジスタのエミッタを前記第２のトランジス
    タのベース及び第２，第４の負荷抵抗に接続し、前記第
    １のトランジスタのコレクタに前記第１，第２の負荷抵
    抗の共通接続点を接続し、前記第２のトランジスタのコ
    レクタに前記第３，第４の負荷抵抗の共通接続点を接続
    し、前記第１，第２のトランジスタの共通エミッタに定
    電流源を接続したことを特徴とする差動増幅回路。
  2. 【請求項２】 第１乃至第４のトランジスタがすべてｎ
    ｐｎ型またはｐｎｐ型である請求項１記載の差動増幅回
    路。
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