JPH051508B2

JPH051508B2 -

Info

Publication number: JPH051508B2
Application number: JP59131497A
Authority: JP
Inventors: Kazuo Mikami; Suguru Ishihara; Masahiro Nishimura; Noryuki Tsukyama; Seisuke Hinota
Original assignee: Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1984-06-25
Filing date: 1984-06-25
Publication date: 1993-01-08
Also published as: JPS619771A

Description

【発明の詳細な説明】＜発明の技術分野＞本発明は、静止若しくは移動中の被認識物体を
画像化して入力パターンを求め、この入力パター
ンを標準パターンと照合して、被認識物体を認識
する二次元視覚認識装置に関連し、殊に本発明
は、パターン照合に際し、標準パターンに対する
入力パターンの位置ずれ修正を行ないつつパター
ン照合を実行する新規装置を提供する。

＜発明の背景＞一般に二次元視覚認識装置は、入力パターンと
標準パターンとを画像上で重ね合わせ、両パター
ンの重合一致度合いを検出して、被認識物体を認
識するものである。従つてパターン照合に際して
は、両パターンを正確に、位置合わせする必要が
あり、従来はXYステージ等を用いて被認識物体
を所定停止位置に位置決めした後、これをテレビ
カメラで撮像して入力パターンを求め、この入力
パターンにつき標準パターンと照合処理を行なつ
ている。ところがこの種方式の場合、被認識物体
の位置決め機構が必要であるから、装置全体の構
造が複雑化すると共に、位置決め操作の時間分だ
けパターン照合に時間がかかる等、多くの不利が
あつた。

そこで発明者は、入力パターンおよび標準パタ
ーンにつき対応する角部分等の位置を画像上で検
出し、その位置ずれ量を算出することにより、パ
ターン相互間をデータ上で位置合わせする方式を
開発した。ところがこの方式の場合、もし入力パ
ターン等にノイズが含まれていると、ノイズ部分
がパターンの一部と誤認されることがあり、かか
る場合には、誤つたパターンの位置合わせが行な
われ、物体認識が不能となる虞れがある。

＜発明の目的＞本発明は、パターンにノイズが含まれていて
も、標準パターンに対する入力パターンの位置ず
れをデータ上で正確且つ高速に修正可能とするこ
とによつて、入力パターンが位置ずれしても、迅
速且つ容易に物体認識を行ない得る二次元視覚認
識装置を提供することを目的とする。

＜発明の構成および効果＞上記目的を達成するため、本発明では、標準パ
ターンや入力パターンを２値化形成する際、水平
走査行毎に黒画素数をカウンタにて計数するよう
にし、標準パターンについてはしきい値を越える
黒画素計数データが設定走査行に亘り連続すると
き、各計数データはパターン部分にかかるもので
あると判断して、これをメモリへ先頭番地より順
次格納すると共に、入力パターンについてはしき
い値を越える黒画素計数データが設定走査行に亘
り連続するとき、前記標準パターンの黒画素計数
データをメモリの先頭番地より順次読み出して、
入力パターンの対応する黒画素計数データと比較
することにした。

本発明によれば、被認識物体を所定停止位置に
位置決めする等の必要がなく特別な位置決め機構
が不要となり、装置全体を簡易化できると共に、
位置決め操作に要する時間を節約し得、物体認識
処理の効率を向上できる。また各パターン並びに
その位置を、画像解折等の複雑なソフト処理によ
らず、カウンタ等の簡易なハード構成を利用して
求めるから、処理効率の向上に一層貢献する。更
に黒画素計数データがしきい値を越え且つそれが
設定走査行に亘り連続したときにはじめて、かか
る黒画素部分がパターン部分であると判断するか
ら、仮令パターンにノイズを含まれていても、ノ
イズ部分はパターンの一部であると誤認されずに
完全無視されることになり、正確なパターンの位
置ずれ修正並びにパターン照合を実施し得、物体
認識精度が向上する等、発明目的を達成した顕著
な効果を奏する。

＜実施例の説明＞第１図は本発明にかかる二次元視覚認識装置の
回路構成例を示す。図中テレビカメラ１は、静止
または移動中の物体２を例えば上方より撮像し、
飛越走査にかかる画像出力（第３図１に示す）を
同期分離回路３へ送出する。同期分離回路３は、
前記画像出力より水平同期信号HD、垂直同期信
号VD、奇数フイールド信号OD（第３図２に示
す）、クロツク信号CK（第３図４に示す）等を分
離し、ビデオ信号VDiを２値化回路４へ出力す
る。２値化回路４は、第３図３に示す如く、ビデ
オ信号VDiに対し一定のスレシユホールドレベル
THを設定し、ビデオ信号VDiの奇数フイールド
につき白黒２値化して２値化パターンを形成出力
する。

第２図はかかる２値化パターン例を示し、第２
図１は標準パターンＰを、第２図２は入力パター
ンPiを夫々示している。本実施例の場合、各パタ
ーンは縦横256ビツトの画素より構成され、第２
図１，２の例では入力パターンPiは標準パターン
Ｐに対し右上方向へ位置ずれしている。尚第２図
中、n₁，n₂は画像ノイズであり、鎖線で示すパタ
ーンPi′は画像ノイズn₂によつて入力パターンPi
の位置が誤認識された状態を示している。

前記２値化回路４には、白画素検知回路５およ
び黒画素検知回路６が接続され、白画素検知回路
５には白画素カウンタ７が、また黒画素検知回路
６には黒画素カウンタ８が夫々接続されている。
黒画素検知回路６は各パターンを構成する黒画素
（第２図中、斜線部分）を検知し、白画素検知回
路５は背景部分に相当する白画素（第２図中、斜
線以外の部分）を検知する。白画素カウンタ７
は、パターンの２値化形成に際し、白画素検知回
路５の出力（白画素数）を計数し、黒画素検知回
路６が黒画素を検知したとき、その行の画素計数
動作を停止すると共に、つぎに黒画素カウンタ８
が黒画素検知回路６の出力（黒画素数）を計数す
る。これらカウンタ７，８の計数データは水平ブ
ランキング期間毎にＩ／Ｏ（Input／Output）ポ
ート９を介してマイクロコンピユータのCPU
（Central Processing Unit）１０に取り込まれ、
CPU１０は取り込んだ計数データに基づき後記
するしきい値等との比較処理を実行することによ
り、画像ノイズをソフト的に除くと共に、標準パ
ターンＰに対する入力パターンPiの位置ずれ修正
を行ないつつ、パターン照合を実行する。

尚図中、PROM（Programmable Read Only
Memory）１１は位置ずれ修正やパターン照合の
一連のプログラムを格納し、またRAM（Random
Access Memory）１２，１３は各種データの格
納する他、処理実行のためのワークエリアを有す
る。またゲート回路１４はCPU１０に対し割込
み信号INTを発生させる回路、オア回路１５は
画素カウンタ７，８をリセツトする回路であり、
スイツチSWはモード切換えスイツチである。

第４図１，２は標準パターンＰおよび入力パタ
ーンPiの構成例およびパターン間の位置関係を示
し、入力パターンPi側には画像ノイズn₁，n₂が含
まれている。同図中、Ａ，A′は各パターンＰ，
Piにおける先頭黒画素、X₁，Y₁，X₂，Y₂は各黒
画素Ａ，A′の位置データを夫々示し、一方の黒
画素A′は他の黒画素Ａに対し水平方向にΔX（＝
X₁−X₂）、垂直方向ΔY（＝Y₁−Y₂）だけ位置ず
れしている。また第４図１，２で示すヒストグラ
ムH₁，H₂は水平走査行に対する各パターンの黒
画素数N₁，N₂を示し、更に各RAM１２，１３
（図中ではRAM１，RAM２で示してある）の領
域図は黒画素数N₁，N₂の格納範囲（図中、斜線
部分）を示している。尚第４図２のヒストグラム
h₁，h₂は画像ノイズn₁，n₂にかかるものであり、
一方のヒストグラムh₂はその大きさが後記のしき
い値TH₁以下であり、また他方のヒストグラム
h₁はその行数が後記の規定値以下となつている。

然してモード切換えスイツチSWを学習モード
側ａに設定した後、テレビカメラ１により標準モ
デルを撮像すると、ビデオ信号VDiの最初の奇数
フイールドにつき２値化処理が実行されて標準パ
ターンＰが形成される。そしてこれと同じ時間タ
イミングで２値化回路４の出力が白画素検出回路
５を経て白画素カウンタ７へ送られれ白画素カウ
ンタ７は白画素数を計数してゆくと共に、各水平
ブランキング時期毎にCPU１０に対し割込み信
号INTが発生し、白画素カウンタ７の計数内容
がその都度読み込まれる。

第５図はかかる割込み制御動作を示すもので、
同図中X_Aは白画素カウンタ７の計数値を、N₁は
黒画素カウンタ８の計数値を、Y₁はRAM１２に
設定された行カウンタの計数値を、F₁，F₂は同
じRAM１２に設定されたフラグエリアの内容を
夫々示す。

今第Y₁番目（但しY₁＜256）の走査ラインにつ
き白画素計数動作を完了した時点を想定すると、
まずCPU１０はステツプ21で行カウンタの内容
Y₁に１加算し、つぎにステツプ22で終了フラグ
F₂が設定済か否かをチエツクする。この終了フ
ラグF₂は標準パターンについての黒画素データ
格納処理が完了したときにセツトされるものであ
り、この場合、その判定は“NO”となり、つぎ
のステツプ23で白画素カウンタ７の計数値X_Aが
各行の画素データ数（本実施例では256個）に達
したか否か、すなわちその行の走査で黒画素を検
出したか否かをチエツクする。今白画素カウンタ
７が黒画素検知回路６による計数停止制御を受け
ずに、１行分の画素データ数（256個）を計数し
た場合、ステツプ23が“YES”となり、つぎの
ステツプ24で検出フラグF₁の内容がチエツクさ
れ、続くステツプ25，26でフラグF₁やRAM１２
のアドレスカウンタの各内容がクリアされた後、
つぎにステツプ２７において、行カウンタY₁の
内容が最終走査行（本実施例では256行）に達し
たか否かがチエツクされる。この場合、ステツプ
２７の判定は“NO”であるから、スタート時点
の割込み待状態に戻り、つぎの行につき同様の白
画素計数動作が実行される。

かくしてこの計数過程において、黒画素検知回
路６が黒画素を検知すると、白画素カウンタ７は
その時点でその行の計数動作を停止し、他方の黒
画素カウンタ８がその時点から黒画素の計数を開
始する。従つてこの行の走査においては白画外カ
ウンタ７の計数値X_Aは「256」に達せず、これに
よりつぎの水平ブランキング期間の割込み処理で
はステツプ23の判定が“NO”となつて、ステツ
プ28へ進み、検出フラグF₁の内容がチエツクさ
れる。この場合ステツプ28の「F₁＝０」の判定
は“YES”となるから、つぎにCPU１０は、ス
テツプ29で黒画素カウンタ８の計数値N₁を読み
出し、つぎのステツプ30にてしきい値TH₁との
大小を比較する。もし黒画素カウンタ８の計数値
N₁がしきい値TH₁以下であれば、計数にかかる
黒画素列はノイズ分であると判断され、ステツプ
30が“NO”となつてステツプ31へ進み、RAM
１２のアドレスカウンタがクリアされる。例えば
第４図２に示す画素ノイズn₂の場合、右側のヒス
トグラムに示す如く、その黒画素数がしきい値
TH₁に達せず、従つてこれは画像のノイズであ
ると判断される。一方計数値N₁がしきい値TH₁
を越える場合（例えば第４図２の画像ノイズn₁や
標準パターンＰの場合）、ステツプ30が“YES”
となり、つぎのステツプ32でCPU１０は、黒画
素カウンタ８の計数値N₁をRAM１２における計
数データ格納領域の先頭番地へ格納する。つい
で、ステツプ33でRAM１２のアドレスカウンタ
の計数値が設定値（本実施例の場合「３」）に達
したか否かがチエツクされ、この場合ステツプ33
の判定が“NO”となり、ステツプ34でRAM１
２のアドレスカウンタが歩進される。更に行カウ
ンタの計数値Y₁も「256」に達していないから、
つぎのステツプ27も“NO”となつて、スタート
時点へ戻る。

そしてつぎの走査行でステツプ23の「X_A＝
256」の判定が“YES”となつた場合、前記走査
行における黒画素列は画像ノイズ分であると判断
され、ステツプ25でアドレスカウンタの内容がク
リアせれる。

ところがつぎの走査行以下、３行の走査行につ
いて、ステツプ23の「X_A＝256」の判定が
“N0”、更にステツプ30の「N₁＞TH₁」の判定も
“YES”のとき、ステツプ33の判定も“YES”と
なり、４行に亘る黒画素列は標準パターンＰに相
当すると判断され、つぎのステツプ35で検出フラ
グF₁に「１」がセツトされる。

以下各行の割込み処理においては、ステツプ23
の「X_A＝256」の判定が“NO”である間、ステ
ツプ28の「F₁＝０」の判定が“NO”となるか
ら、ステツプ36の計数値N₁のRAM１２への格納
およびステツプ37のRAM１２のアドレスカウン
タの歩進が繰り返し実施される。そしてステツプ
23の「X_A＝256」の判定が“YES”となつたと
き、ステツプ24の「F₁＝０」が“NO”であるか
ら、ステツプ38で認識フラグF₂に「１」がセツ
トされる。これにより以下の行の割込み処理では
ステツプ22の「F₂＝１」の判定が“YES”とな
り、最後の行に至り、ステツプ27の「Y₁＝256」
の判定が“YES”となつたとき、ステツプ39で
認識フラグF₂がリセツトされ、ステツプ40で行
カウンタの計数値Y₁がクリアされ、更にステツ
プ36でRAM１２のアドレスカウンタもクリアさ
れる。

つぎに被認識物体の認識処理を実行する場合、
モード切換スイツチSWを認識モード側ｂに設定
した後、同様の撮像操作を実行する。この場合前
記同様、ビデオ信号VDiの奇数フイールドにつき
２値化処理が実行されて入力パターンPiが形成さ
れる。またこれと同じ時間タイミングで白画素の
計数動作が実行されると共に、各水平ブランキン
グ期間毎にCPU１０に対し割込み信号INTが発
生せられる。

第６図はかかる割込み制御動作を示すもので、
同図中、X_A′は白画素カウンタ７の計数値を、
N₂は黒画素カウンタ８の計数値を、Y₂はRAM
１２に設定された行カウンタの計数値を、F₁は
同じRAM１２に設定された検出フラグの内容
を、夫々示している。

今、第Y₂番目（但しY₂＜256）の走査ラインに
つき白画素計数動作を完了して時点を想定する
と、まず、CPU１０はステツプ51で行カウンタ
の計数値Y₂に１加算し、つぎにステツ52で白画
素カウンタ７の内容X_A′が各走査行の最大画素デ
ータ数（256個）であるか否か（この場合、
“YES”となる）、更にステツプ53のフラグリセ
ツトを経て、ステツプ54で行カウンタの計数値
Y₂が最終走査行（256行）に達したか否か（この
場合、“NO”となる）が順次チエツクされ、然
る後スタート時点の割込み待の状態に戻つて、つ
ぎの行につき同様の白画素数計数動作が実行され
る。

かくて黒画素検知回路６が黒画素を検知する
と、白画素カウンタ７はその時点で計数動作を停
止し、黒画素カウンタ８はその時点から黒画素の
計数を開始する。従つてこの行の走査では、白画
素カウンタ７の計数値X_A′は「256」に達せず、
これによりステツプ52の判定が“NO”となり、
更にステツプ55の「F₁＝０」の判定が“YES”
となつてステツプ56へ進む。以下、ステツプ56の
黒画素カウンタ８の計数値N₂の読出し、ステツ
プ57のしきい値TH₁との比較演算、ステツプ59
の黒画素カウンタ８の計数値N₂のRAM１３への
格納、ステツプ60のRAM１３のアドレスカウン
タの内容チエツク、ステツプ58，61のアドレスカ
ウンタのクリア若しくは歩進が実行され、これら
は前記第５図のものと同様であり、説明を省略す
る。

かくて連続する４走査行につき、ステツプ52の
「X_A′＝256」の判定が“NO”、更にステツプ57の
「N₂＞TH₁」の判定が“YES”とのき、ステツプ
60の判定が“YES”となり、ステツプ62へ進む。
そしてステツプ62でRAM１３のアドレスカウン
タがクリアされた後、ステツプ63，64において
RAM１２，１３の計数データ格納領域の先頭番
地より夫々計数値N₁，N₂が読み出され、つぎの
ステツプ65で次式の演算が実行されて不一致画素
数ΔNが算出される。

ΔN＝N₁−N₂ そしてつぎのステツプ66で不一致画素数ΔNと
しきい値TH₂との大小が比較され、その結果、
ΔN＜TH₂のとき、ステツプ66が“YES”とな
り、ステツプ67で不一致画素数ΔNの累積加算値
NTが算出された後、RAM１２，１３の各アド
レスカウンタが歩進される（ステツプ68）。つい
でステツプ69で検出フラグF₁の内容がチエツク
され、この場合、ステツプ69の「F₁＝０」の判
定が“YES”となり、つぎのステツプ70でRAM
１３のアドレスカウンタの内容がチエツクされ
る。本実施例ではこのアドレスカウンタにリング
カウンタを用いており、この場合、アドレスカウ
ンタの内容は「１」であるから、ステツプ70の判
定は“N0”となり、ステツプ63へ戻る。そして
このステツプ63〜69の処理フローが合成４回実行
されると、アドレスカウンタの内容がゼロに戻
り、ステツプ70が“YES”となつてステツプ71
へ進み、検出フラグF₁に「１」がセツトされる。

かくてつぎの走査行でステツプ52の「X_A′＝
256」の判定が“NO”のとき、つぎのステツプ
55の「F₁＝０」の判定が“NO”であるから、ス
テツプ72で黒画素カウンタ８の計数値N₂が読み
取られ、以下前記ステツプ64〜ステツプ68の処理
フローが実施され、ステツプ69の「F₁＝０」の
判定が“NO”となつて、スタート時点に戻り、
つぎの第６行目の割込み処理に待機する。

以下繰返し処理の結果、行カウンタの計数値
Y₂が「256」に達したとき、ステツプ54が
“YES”となり、ステツプ73でRAM１２，１３
の各アドレスカウンタをクリアした後、つぎのス
テツプ74で累積加算値NTとしきい値TH₃との大
小が比較される。その結果、累積加算値NTがし
きい値TH₃より小さい値であつたとき、ステツ
プ74の判定が“YES”となり、つぎのステツプ
75でCPU１０は一致出力を出す。

一方繰返し処理過程において、しきい値TH₂
以上の不一致黒画素数ΔNが算出されたとき、ス
テツプ66が“NO”となり、また累積加算値NT
がしきい値TH₃以上に達したとき、ステツプ74
が“NO”となり、いずれの場合もCPU１０は不
一致出力を出し（ステツプ76）、つぎのステツプ
77で行カウンタの計数値Y₂をクリアする。

【図面の簡単な説明】

第１図は本発明にかかる二次元視覚認識装置の
回路ブロツク図、第２図１，２は標準パターンお
よび入力パターンを示す説明図、第３図は第１図
に示す回路構成例の信号波形を示すタイミングチ
ヤート、第４図１，２は標準パターンに対する入
力パターンの位置ずれ検出原理並びに画像ノイズ
除去原理を示す説明図、第５図は学習モードにお
ける割込み処理動作を示すフローチヤート、第６
図は認識モードにおける割込み処理動作を示すフ
ローチヤートである。４……２値化回路、７……白画素カウンタ、８
……黒画素カウンタ、１０……CPU、１２，１
３……RAM。

Claims

【特許請求の範囲】１被認識物体の画像を白黒２値化して入力パタ
ーンを求めた後、入力パターンを標準パターンと
比較して被認識物体を認識する装置において、前記標準パターンおよび入力パターンにつき水
平走査行毎に黒画素数を計数してゆく手段と、標準パターンにつきしきい値を越える黒画素計
数データが設定行に亘り連続するとき各計数デー
タを先頭番地より順次格納する手段と、入力パターンにつきしきい値を越える黒画素計
数データが設定行に亘り連続するとき前記標準パ
ターンの黒画素計数データを先頭番地より順次読
み出して入力パターンの対応する黒画素計数デー
タと比較する手段とを具備して成る二次元視覚認
識装置。