JPS619771A - 二次元視覚認識装置 - Google Patents
二次元視覚認識装置Info
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- JPS619771A JPS619771A JP59131497A JP13149784A JPS619771A JP S619771 A JPS619771 A JP S619771A JP 59131497 A JP59131497 A JP 59131497A JP 13149784 A JP13149784 A JP 13149784A JP S619771 A JPS619771 A JP S619771A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Image Processing (AREA)
- Image Analysis (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明は、静止若しくは移動中の被認識物体を画像化し
て入力パターンを求め、この入力パターンを標準パター
ンと照合して、被認識物体等認識する二次元視覚認識装
置に関連し、殊に一 本発明は、パターン照合に際し、標準パターンに対する
入力パターンの位置ずれ修正を行ないつつパターン照合
を実行する新規装置を提供する。
て入力パターンを求め、この入力パターンを標準パター
ンと照合して、被認識物体等認識する二次元視覚認識装
置に関連し、殊に一 本発明は、パターン照合に際し、標準パターンに対する
入力パターンの位置ずれ修正を行ないつつパターン照合
を実行する新規装置を提供する。
〈発明の背景〉
一般に二次元視覚認識装置は、入力パターンと標準パタ
ーンとを画像上で重ね合わせ、両パター７の重合一致度
合を検出して、被認識物体を認識するものである。従っ
てパターン照合に際しては、両パターンを正確に、位置
合わせする必要があり、従来はＸＹステージ等を用いて
被認識物体を所定停止位置に位置決めした後、これをテ
レビカメラで撮像して入力パターンを求め、この入力パ
ターンにつき標準パターンと照合処理を行なっている。
ーンとを画像上で重ね合わせ、両パター７の重合一致度
合を検出して、被認識物体を認識するものである。従っ
てパターン照合に際しては、両パターンを正確に、位置
合わせする必要があり、従来はＸＹステージ等を用いて
被認識物体を所定停止位置に位置決めした後、これをテ
レビカメラで撮像して入力パターンを求め、この入力パ
ターンにつき標準パターンと照合処理を行なっている。
ところがこの種方式の場合、被認識物体の位置決め機構
が必要であるから、装置全体の構造が複雑化すると共に
、位置決め操作の時間分だけパターン照合に時間かかか
る等、多くの不利があった。
が必要であるから、装置全体の構造が複雑化すると共に
、位置決め操作の時間分だけパターン照合に時間かかか
る等、多くの不利があった。
そこで発明者は、入力パターンおよび標準パターンにつ
き対応する角部分等の位置を画像上で検出し、その位置
ずれ量を算出することにより、パターン相互間をデータ
上で位置合わせする方式を開発した。ところかこの方式
の場合、もし入力パターン等にノイズが含まれていると
、ノイズ部分かパターンの一部と誤認されることかあり
、かかる場合には、誤ったパターンの位置合わせが行な
われ、物体認識が不能となる虞れがある。
き対応する角部分等の位置を画像上で検出し、その位置
ずれ量を算出することにより、パターン相互間をデータ
上で位置合わせする方式を開発した。ところかこの方式
の場合、もし入力パターン等にノイズが含まれていると
、ノイズ部分かパターンの一部と誤認されることかあり
、かかる場合には、誤ったパターンの位置合わせが行な
われ、物体認識が不能となる虞れがある。
〈発明の目的〉
本発明は、パターンにノイズか含まれていても、標準パ
ターンに対する入力パターンの位置すれをデータ上で正
確且つ高速に修正可能とすることによって、入力パター
ンが位置ずれしても、迅速且つ容易に物体認識を行ない
得る二次元視覚認識装置を提供することを目的とする。
ターンに対する入力パターンの位置すれをデータ上で正
確且つ高速に修正可能とすることによって、入力パター
ンが位置ずれしても、迅速且つ容易に物体認識を行ない
得る二次元視覚認識装置を提供することを目的とする。
〈発明の構成および効果〉
上記目的を達成するため、本発明では、標準パターンや
入力パターンを２値化形成する際、水平走査行毎に黒画
素数をカウンタにて計数するようにし、標準パターンに
ついてはしきい値を越える黒画素計数データが設定走査
行に亘り連続するとき、各計数データはパターン部分に
かかるものであると判断して、これをメモリへ先頭番地
より順次格納すると共に、入力パターンについてはしき
い値を越える黒画素計数データが設定走査行に亘り連続
するとき、前記標準パターンの黒画素計数データをメモ
リの先頭番地より順次読み出して、入力パターンの対応
する黒画素計数データと比較することにした。
入力パターンを２値化形成する際、水平走査行毎に黒画
素数をカウンタにて計数するようにし、標準パターンに
ついてはしきい値を越える黒画素計数データが設定走査
行に亘り連続するとき、各計数データはパターン部分に
かかるものであると判断して、これをメモリへ先頭番地
より順次格納すると共に、入力パターンについてはしき
い値を越える黒画素計数データが設定走査行に亘り連続
するとき、前記標準パターンの黒画素計数データをメモ
リの先頭番地より順次読み出して、入力パターンの対応
する黒画素計数データと比較することにした。
本発明によれば、被認識物体を所定停止位置に位置決め
する等の必要がなく特別な位置決め機構が不要となり、
装置全体を簡易化できると共に、位置決め操作に要する
時間を節約し得、物体認識処理の効率を向上できる。ま
た各パターン並ひにその位置を、画像解析等の複雑なソ
フト処理によらず、カウンタ等の簡易なハード構成を利
用して求めるから、処理効率の向上に一層貢献する。更
に黒画素計数データがしきい値を越え且つそれが設定走
査行に亘り連続したときにはじめて、かかる黒画素部分
がパターン部分であると判断するから、板金パターンに
ノイズを含まれていても、ノイズ部分はパターンの一部
であると誤認されずに完全無視されることになり、正確
なパターンの位置ずれ修正並びにパターン照合を実施し
得、物体認識精度か向上する等、発明目的を達成した顕
著な効果を奏する。
する等の必要がなく特別な位置決め機構が不要となり、
装置全体を簡易化できると共に、位置決め操作に要する
時間を節約し得、物体認識処理の効率を向上できる。ま
た各パターン並ひにその位置を、画像解析等の複雑なソ
フト処理によらず、カウンタ等の簡易なハード構成を利
用して求めるから、処理効率の向上に一層貢献する。更
に黒画素計数データがしきい値を越え且つそれが設定走
査行に亘り連続したときにはじめて、かかる黒画素部分
がパターン部分であると判断するから、板金パターンに
ノイズを含まれていても、ノイズ部分はパターンの一部
であると誤認されずに完全無視されることになり、正確
なパターンの位置ずれ修正並びにパターン照合を実施し
得、物体認識精度か向上する等、発明目的を達成した顕
著な効果を奏する。
〈実施例の説明〉
第１図は本発明にかかる二次元視覚認識装置の回路構成
例を示す。図中テレビカメラ１は、静止または移動中の
物体２を例えば上方より撮像し、飛越走査にかかる画像
出力（第３図（１）に示す）を同期分離回路３へ送出す
る。同期分離回路３は、前記画像出力より水平同期信号
ＨＤ、垂直同期信号ＶＤ、奇数フィールド信号ＯＤ（第
３図（２）に示す）、クロック信号ＣＫ（第３図（４）
に示す）等を分離し、ビデオ信号ＶＤｉを２値化回路４
へ出力する。２値化回路４は、第３図（３）に示す如く
、ビデオ信号ＶＤｉに対し一定のスレシュホールドレベ
ルＴＨを設定し、ビデオ信号ＶＤｉの奇数フィールドに
つき白黒２値化して２値化パターンを形成出力する。
例を示す。図中テレビカメラ１は、静止または移動中の
物体２を例えば上方より撮像し、飛越走査にかかる画像
出力（第３図（１）に示す）を同期分離回路３へ送出す
る。同期分離回路３は、前記画像出力より水平同期信号
ＨＤ、垂直同期信号ＶＤ、奇数フィールド信号ＯＤ（第
３図（２）に示す）、クロック信号ＣＫ（第３図（４）
に示す）等を分離し、ビデオ信号ＶＤｉを２値化回路４
へ出力する。２値化回路４は、第３図（３）に示す如く
、ビデオ信号ＶＤｉに対し一定のスレシュホールドレベ
ルＴＨを設定し、ビデオ信号ＶＤｉの奇数フィールドに
つき白黒２値化して２値化パターンを形成出力する。
第２図はかかる２値化パターン例を示し、第２図（１）
は標準パターンＰを、第２図（２）は入力パターンＰｉ
を夫々示している。本実施例の場合、各パターンは縦横
２５６ビツトの画素より構成され、第２図（１） ＋２
＋の例では入力パターンＰｉは標準パターンＰに対し右
上方向へ位置すれしている。尚第２図中、ｎｌ、ｎ２は
画像ノイズであり、鎖線で示すパターンＰｉｌは画像ノ
イズｎ２によって入力パターンＰｉの位置が誤認識され
た状態を示している。
は標準パターンＰを、第２図（２）は入力パターンＰｉ
を夫々示している。本実施例の場合、各パターンは縦横
２５６ビツトの画素より構成され、第２図（１） ＋２
＋の例では入力パターンＰｉは標準パターンＰに対し右
上方向へ位置すれしている。尚第２図中、ｎｌ、ｎ２は
画像ノイズであり、鎖線で示すパターンＰｉｌは画像ノ
イズｎ２によって入力パターンＰｉの位置が誤認識され
た状態を示している。
前記２値化回路４には、白画素検知回路５および黒画素
検知回路６が接続され、白画素検知回路５には白画素カ
ウンタ７が、また黒画素検知回路６には黒画素カウンタ
８が夫々接続されている。黒画素検知回路６は各パター
ンを構成する黒画素（第２図中、斜線部分）を検知し、
白画素検知回路５は背景部分に相当する白画素（第２図
中、斜線以外の部分）を検知する。白画素カウンタ７は
、パターンの２値化形成に際し、白画素検知回路５の出
力（白画素数）を計数し、黒画素検知回路６が黒画素を
検知したとき、その行の画素計数動作を停止すると共に
、゛つぎに黒画素カウンタ８が黒画素検知回路６の出力
（黒画素数）を計数する。これらカウンタ７．８の計数
データは水平ブランキング期間毎にＩ １０ （Ｉｎｐ
ｕｔｌｏｕｔｐｕｔ ）ボート９を介してマイクロコン
ピュータノＣＰ Ｕ （Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓ
ｓｉｎｇＵｎｉｔ ） １０に取り込まれ、ＣＰＵ１０
は取り込んだ計数データに基づき後記するしきい値等と
の比較処理を実行することにより、画像ノイズをソフト
的に除くと共に、標準パターンＰに対する入力パターン
Ｐｉの位置ずれ修正を行ないつつ、パターン照合を実行
する。
検知回路６が接続され、白画素検知回路５には白画素カ
ウンタ７が、また黒画素検知回路６には黒画素カウンタ
８が夫々接続されている。黒画素検知回路６は各パター
ンを構成する黒画素（第２図中、斜線部分）を検知し、
白画素検知回路５は背景部分に相当する白画素（第２図
中、斜線以外の部分）を検知する。白画素カウンタ７は
、パターンの２値化形成に際し、白画素検知回路５の出
力（白画素数）を計数し、黒画素検知回路６が黒画素を
検知したとき、その行の画素計数動作を停止すると共に
、゛つぎに黒画素カウンタ８が黒画素検知回路６の出力
（黒画素数）を計数する。これらカウンタ７．８の計数
データは水平ブランキング期間毎にＩ １０ （Ｉｎｐ
ｕｔｌｏｕｔｐｕｔ ）ボート９を介してマイクロコン
ピュータノＣＰ Ｕ （Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓ
ｓｉｎｇＵｎｉｔ ） １０に取り込まれ、ＣＰＵ１０
は取り込んだ計数データに基づき後記するしきい値等と
の比較処理を実行することにより、画像ノイズをソフト
的に除くと共に、標準パターンＰに対する入力パターン
Ｐｉの位置ずれ修正を行ないつつ、パターン照合を実行
する。
尚図中、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｊｅ Ｒｅａ
ｄ ＯｎｌｙＭｅｍｏｒｙ ） １１は位置ずれ修正や
パターン照合の一連のプログラムを格納し、またＲ Ａ
Ｍ （ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ ）
１２ 、１３は各種データの格納する他、処理実行の
ためのワークエリアを有する。またゲート回路１４はＣ
ＰｊＪｌ ｏに対し割込み信号ＩＮＴを発生させる回路
、オア回路１５は画素カウンタ７．８をリセットする回
路であり、スイッチＳＷはモード切換えスイッチである
。
ｄ ＯｎｌｙＭｅｍｏｒｙ ） １１は位置ずれ修正や
パターン照合の一連のプログラムを格納し、またＲ Ａ
Ｍ （ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ ）
１２ 、１３は各種データの格納する他、処理実行の
ためのワークエリアを有する。またゲート回路１４はＣ
ＰｊＪｌ ｏに対し割込み信号ＩＮＴを発生させる回路
、オア回路１５は画素カウンタ７．８をリセットする回
路であり、スイッチＳＷはモード切換えスイッチである
。
第′４図（１１（２１は標準パターンＰおよび大刀パタ
ーンＰｉの構成例およびパターン間の位置関係を示し、
入力パターンＰｉ側には画像ノイズｎ１ ＋ ”２が含
まれている。同図中、Ａ 、 Ａ／は各パターンＰ 、
Ｐｉにおける先頭黒画素、Ｘ、、Ｙｌ。
ーンＰｉの構成例およびパターン間の位置関係を示し、
入力パターンＰｉ側には画像ノイズｎ１ ＋ ”２が含
まれている。同図中、Ａ 、 Ａ／は各パターンＰ 、
Ｐｉにおける先頭黒画素、Ｘ、、Ｙｌ。
Ｎ２．Ｆ２は各黒画素Ａ 、 Ａ／の位置データを夫々
示し、一方の黒画素Ａ′は他の黒画素Ａに対し水平方向
にΔＸ（−Ｘｔ’−Ｎ２ ）、垂直方向ΔＹ （−Ｙｌ
−Ｆ２）だけ位置ずれしている。また第４図＋１＋ ＋
２１で示すヒストグラムＨ１１Ｈ２は水平走査行に対す
る各パターンの黒画素数Ｎｌ、Ｎ２を示し、更に各ＲＡ
Ｍ１２，１３（図中ではＲＡ Ｍ （１）、ＲＡ Ｍ
（２１で示しである）の領域図は黒画素数Ｎ１．Ｎ２の
格納範囲（図中、斜線部分）を示している。尚第４図（
２）のヒストグラムｈｌ、ｈ２は画像ノイズｎｌ。
示し、一方の黒画素Ａ′は他の黒画素Ａに対し水平方向
にΔＸ（−Ｘｔ’−Ｎ２ ）、垂直方向ΔＹ （−Ｙｌ
−Ｆ２）だけ位置ずれしている。また第４図＋１＋ ＋
２１で示すヒストグラムＨ１１Ｈ２は水平走査行に対す
る各パターンの黒画素数Ｎｌ、Ｎ２を示し、更に各ＲＡ
Ｍ１２，１３（図中ではＲＡ Ｍ （１）、ＲＡ Ｍ
（２１で示しである）の領域図は黒画素数Ｎ１．Ｎ２の
格納範囲（図中、斜線部分）を示している。尚第４図（
２）のヒストグラムｈｌ、ｈ２は画像ノイズｎｌ。
ｎ２にかかるものであり、一方のヒストグラムｈ２はそ
の大きさか後記のしきい値ＴＨ１以下であり、また他方
のヒストグラムｈ１はその行数が後記の規定値以下とな
っている。
の大きさか後記のしきい値ＴＨ１以下であり、また他方
のヒストグラムｈ１はその行数が後記の規定値以下とな
っている。
然してモード切換えスイッチＳＷを学習モード側スに設
定した後、テレビカメラ１により標準モデルを撮像する
と、ビデオ信号ＶＤｉの最初の奇数フィールドにつき２
値化処理が実行されて標準パターンＰが形成される。そ
してこれと同じ時間タイミングで２値化回路４の出力が
白画素検出回路５を経て白画素カウンタ７へ送られ、白
画素カウンタ７は白画素数を計数してゆくと共に、各水
平ブランキング期間毎にＣＰＵ１０に対し割込み信号Ｉ
ＮＴが発生し、白画素カウンタ７の計数内容がその都度
読み込まれる。
定した後、テレビカメラ１により標準モデルを撮像する
と、ビデオ信号ＶＤｉの最初の奇数フィールドにつき２
値化処理が実行されて標準パターンＰが形成される。そ
してこれと同じ時間タイミングで２値化回路４の出力が
白画素検出回路５を経て白画素カウンタ７へ送られ、白
画素カウンタ７は白画素数を計数してゆくと共に、各水
平ブランキング期間毎にＣＰＵ１０に対し割込み信号Ｉ
ＮＴが発生し、白画素カウンタ７の計数内容がその都度
読み込まれる。
第５図はかかる割込み制御動作を示すもので、同図中、
ＸＡは白画素カウンタ７の計数値を、Ｎｌは黒画素カウ
ンタ８の計数値を、ＹｌはＲＡＭ１２に設定された行カ
ウンタの計数値を、Ｆｌ。
ＸＡは白画素カウンタ７の計数値を、Ｎｌは黒画素カウ
ンタ８の計数値を、ＹｌはＲＡＭ１２に設定された行カ
ウンタの計数値を、Ｆｌ。
Ｆ２は同じＲＡＭ１２に設定されたフラグエリアの内容
を夫々示す。
を夫々示す。
今第Ｙ１番目（但しＹｔ＜２５６）の走査ラインにつき
白画素計数動作を完了した時点を想定すると、まずＣＰ
Ｕｌ０はステップ２１で行カウンタの内容Ｙ、に１加算
し、つぎにステップ２２て終了フラグＦ２が設定済か否
かをチェックする。
白画素計数動作を完了した時点を想定すると、まずＣＰ
Ｕｌ０はステップ２１で行カウンタの内容Ｙ、に１加算
し、つぎにステップ２２て終了フラグＦ２が設定済か否
かをチェックする。
この終了フラグＦ２は標準パターンについての黒画素テ
：−タ格納処理が完了したときにセットされるものであ
り、この場合、その判定は′ＮＯ″となり、つぎのステ
ップ２３で白画素カウンタ７の計数値ＸＡが各行の画素
データ数（本実施例では２５６個）に達したか否か、す
なわちその行の走査で黒画素を検出したか否かをチェッ
クする。金白画素カウンタ７が黒画素検知回路６による
計数停止制御を受けずに、１行分の画素データ数（２５
６個）を計数した場合、ステップ２３が“ＹＥＳ”とな
り、つぎのステップ２４で検出フラグＦ１の内容がチェ
ックされ、続くステップ２５．２６でフラグＦ１やＲＡ
Ｍ１２のアドレスカウンタの各内容がクリアされた後、
つぎにステップ２７において、行カウンタＹ１の内容か
最終走査行（本実施例では２５６行）に達したか否かが
チェックされる。この場合、ステップ２７の判定は＝’
ＮＯ″′であるから、スタート時点の割込み待の状態に
戻り、つぎの行につき同様の白画素計数動作が実行され
る。
：−タ格納処理が完了したときにセットされるものであ
り、この場合、その判定は′ＮＯ″となり、つぎのステ
ップ２３で白画素カウンタ７の計数値ＸＡが各行の画素
データ数（本実施例では２５６個）に達したか否か、す
なわちその行の走査で黒画素を検出したか否かをチェッ
クする。金白画素カウンタ７が黒画素検知回路６による
計数停止制御を受けずに、１行分の画素データ数（２５
６個）を計数した場合、ステップ２３が“ＹＥＳ”とな
り、つぎのステップ２４で検出フラグＦ１の内容がチェ
ックされ、続くステップ２５．２６でフラグＦ１やＲＡ
Ｍ１２のアドレスカウンタの各内容がクリアされた後、
つぎにステップ２７において、行カウンタＹ１の内容か
最終走査行（本実施例では２５６行）に達したか否かが
チェックされる。この場合、ステップ２７の判定は＝’
ＮＯ″′であるから、スタート時点の割込み待の状態に
戻り、つぎの行につき同様の白画素計数動作が実行され
る。
かくてこの計数過程において、黒画素検知回路６か黒画
素を検知すると、白画素カウンタ７はその時点でその行
の計数動作を停止し、他方の黒画素カウンタ８がその時
点から黒画素の計数を開始する。従ってこの行の走査に
おいては白画素カウンタ７の計数値ＸＡはｒ２５６Ｊに
達せず、これによりつぎの水平ブランキング期間の割込
み処理ではステップ２３の判定がパＮＯ”となって、ス
テップ２８へ進み、検出フラグＦ１の内容がチェックさ
れる。この場合ステップ２８のｒＦ１＝ｏ’Ｊの判定は
”ＹＥＳ”となるから、つぎにＣＰＵｌ０は、ステップ
２９で黒画素カウンタ８の計数値Ｎ１を読み出し、つぎ
のステ゛ンプ３０にてしきい値ＴＨ１との大小を比較す
る。もし黒画素カウンタ８の計数値Ｎ１がしきい値ＴＨ
１以下であれば、計数にかかる黒画素列はノイズ分であ
ると判断され、ステップ３０が”ＮＯ”となってステッ
プ３１へ進み、ＲＡＭ１２（７）７）’Ｌｚ、ｌ。
素を検知すると、白画素カウンタ７はその時点でその行
の計数動作を停止し、他方の黒画素カウンタ８がその時
点から黒画素の計数を開始する。従ってこの行の走査に
おいては白画素カウンタ７の計数値ＸＡはｒ２５６Ｊに
達せず、これによりつぎの水平ブランキング期間の割込
み処理ではステップ２３の判定がパＮＯ”となって、ス
テップ２８へ進み、検出フラグＦ１の内容がチェックさ
れる。この場合ステップ２８のｒＦ１＝ｏ’Ｊの判定は
”ＹＥＳ”となるから、つぎにＣＰＵｌ０は、ステップ
２９で黒画素カウンタ８の計数値Ｎ１を読み出し、つぎ
のステ゛ンプ３０にてしきい値ＴＨ１との大小を比較す
る。もし黒画素カウンタ８の計数値Ｎ１がしきい値ＴＨ
１以下であれば、計数にかかる黒画素列はノイズ分であ
ると判断され、ステップ３０が”ＮＯ”となってステッ
プ３１へ進み、ＲＡＭ１２（７）７）’Ｌｚ、ｌ。
カウンタがクリアされる。例えば第４図（２）に示す画
像ノイズｎ２の場合、右側のヒストグラムに示す如く、
その黒画素数かしきい値ＴＨ１に達せず、従ってこれは
画像ノイズであると判断される。−力計数値Ｎ１がしき
い値ＴＨ１を越える場合（例えば第４図（２）の画像ノ
イズｎ１や標準ノくターンＰの場合）、ステップ３０か
”ＹＥＳ”となり、つ′きのステップ３２てＣＰＵＩＱ
は、黒画素カウンタ８の計数値Ｎ１をＲＡＭ１２におけ
る計数データ格納領域の先頭番地へ格納する。ついで、
ステップ３３でＲＡＭ１２のアドレスカウンタの計数値
が設定値（本実施例の場合「３」）に達したか否かがチ
ェックされ、この場合ステップ３３の判定が” Ｎｏ
”となり、ステップ３４でＲＡＭ１２のアドレスカウン
タが歩進される。
像ノイズｎ２の場合、右側のヒストグラムに示す如く、
その黒画素数かしきい値ＴＨ１に達せず、従ってこれは
画像ノイズであると判断される。−力計数値Ｎ１がしき
い値ＴＨ１を越える場合（例えば第４図（２）の画像ノ
イズｎ１や標準ノくターンＰの場合）、ステップ３０か
”ＹＥＳ”となり、つ′きのステップ３２てＣＰＵＩＱ
は、黒画素カウンタ８の計数値Ｎ１をＲＡＭ１２におけ
る計数データ格納領域の先頭番地へ格納する。ついで、
ステップ３３でＲＡＭ１２のアドレスカウンタの計数値
が設定値（本実施例の場合「３」）に達したか否かがチ
ェックされ、この場合ステップ３３の判定が” Ｎｏ
”となり、ステップ３４でＲＡＭ１２のアドレスカウン
タが歩進される。
更に行カウンタの計数値Ｙ１もｒ２５６Ｊに達していな
いから、つきのステップ２７も”Ｎｏ”となって、スタ
ート時点へ戻る。
いから、つきのステップ２７も”Ｎｏ”となって、スタ
ート時点へ戻る。
そしてつぎの走査行でステップ２３の「Ｘ、Ａ＝２５６
Ｊの判定が”ＹＥＳ”となった場合、前走査行における
黒画素列は画微ノイズ分であると判断され、ステップ２
５でアドレスカウンタの内容がクリアされる。
Ｊの判定が”ＹＥＳ”となった場合、前走査行における
黒画素列は画微ノイズ分であると判断され、ステップ２
５でアドレスカウンタの内容がクリアされる。
ところかつぎの走査行以下、３行の走査行について、ス
テップ２３の「ＸＡ＝２５６ Ｊの判定か“’ＮＯ”、
更にステップ３０のｒ Ｎｌ＞ ＴＨｔ Ｊの判定も’
ＹＥＳ″′のとき、ステップ３３の判定も”ＹＥＳ”と
なり、４行に亘る黒画素列は標準パターンＰに相当する
と判断され、つぎのステップ３５で検出フラグＦｌに「
１」がセットされる。
テップ２３の「ＸＡ＝２５６ Ｊの判定か“’ＮＯ”、
更にステップ３０のｒ Ｎｌ＞ ＴＨｔ Ｊの判定も’
ＹＥＳ″′のとき、ステップ３３の判定も”ＹＥＳ”と
なり、４行に亘る黒画素列は標準パターンＰに相当する
と判断され、つぎのステップ３５で検出フラグＦｌに「
１」がセットされる。
以下各行の割込み処理においては、ステップ２３ （７
） ｒ ＸＡ＝２５６ｊ ノ判定カ” Ｎｏ ′’ テ
アル間、ステップ２８の「Ｆｌ−０」の判定がＮｏ”と
なるから、ステップ３６の計数値Ｎ１のＲＡＭ １２へ
の格納およびステップ３７のＲＡＭ１２のアドレスカウ
ンタの歩進が繰返し実施される。そしてステップ２３の
［ＸＡ＝２５６Ｊの判定が”ＹＥＳ’″となったとき、
ステップ２４の「Ｆｌ−〇」が’ＮＯ”であるから、ス
テップ３８で認識フラグＦ２に１１」がセットされる。
） ｒ ＸＡ＝２５６ｊ ノ判定カ” Ｎｏ ′’ テ
アル間、ステップ２８の「Ｆｌ−０」の判定がＮｏ”と
なるから、ステップ３６の計数値Ｎ１のＲＡＭ １２へ
の格納およびステップ３７のＲＡＭ１２のアドレスカウ
ンタの歩進が繰返し実施される。そしてステップ２３の
［ＸＡ＝２５６Ｊの判定が”ＹＥＳ’″となったとき、
ステップ２４の「Ｆｌ−〇」が’ＮＯ”であるから、ス
テップ３８で認識フラグＦ２に１１」がセットされる。
これにより以下の行の割込み処理ではステップ２２の「
Ｆ２−１」の判定が’ＹＥＳ″となり、最後の行に至り
、ステップ２７の「Ｙ、＝２５６４の判定が”’ＹＥＳ
”となったとき、ステップ３９で認識フラグＦ２がリセ
ットされ、ステップ４０で行カウンタの計数値Ｙ１がク
リアされ、更にステップ３６でＲＡＭ１２のアドレスカ
ウンタもクリアされる。
Ｆ２−１」の判定が’ＹＥＳ″となり、最後の行に至り
、ステップ２７の「Ｙ、＝２５６４の判定が”’ＹＥＳ
”となったとき、ステップ３９で認識フラグＦ２がリセ
ットされ、ステップ４０で行カウンタの計数値Ｙ１がク
リアされ、更にステップ３６でＲＡＭ１２のアドレスカ
ウンタもクリアされる。
つぎに被認識物体の認識処理を実行する場合、モード切
換スイッチＳＷを認識モード側すに設定した後、同様の
撮像操作を実行する。この場合前記同様、ビデオ信号Ｖ
Ｄｉの奇数フィールドにつき２値化処理が実行されて入
力パターンＰｉが形成される。またこれと同じ時間タイ
ミングで白画素の計数動作か実行されると共に、各水平
ブランキング期間毎にＣＰＵＩＱに対し割込み信号ＩＮ
Ｔが発生せられる。
換スイッチＳＷを認識モード側すに設定した後、同様の
撮像操作を実行する。この場合前記同様、ビデオ信号Ｖ
Ｄｉの奇数フィールドにつき２値化処理が実行されて入
力パターンＰｉが形成される。またこれと同じ時間タイ
ミングで白画素の計数動作か実行されると共に、各水平
ブランキング期間毎にＣＰＵＩＱに対し割込み信号ＩＮ
Ｔが発生せられる。
第６図はかかる割込み制御動作を示すもので、同図中、
Ｘへ′は白画素カウンタ７の計数値を、Ｎ２は黒画素カ
ウンタ８の計数値を、Ｙ２はＲＡＭ１２に設定された行
カウンタの計数値を、Ｆｌは同じＲＡＭ１２に設定され
た検出フラ′グの内容を、夫々示している。
Ｘへ′は白画素カウンタ７の計数値を、Ｎ２は黒画素カ
ウンタ８の計数値を、Ｙ２はＲＡＭ１２に設定された行
カウンタの計数値を、Ｆｌは同じＲＡＭ１２に設定され
た検出フラ′グの内容を、夫々示している。
今、第７２番目（但しＹ２＜ ２５６ ）の走査ライン
につき白画素計数動作を完了して時点を想定すると、ま
ずＣＰＵＩＱはステップ５１で行カウンタの計数値Ｙ２
に１加算し、つぎにステップ５２で白画素カウンタ７の
内容ＸＡ ／が各走査行の最大画素データ数（２５６個
）であるか否か（この場合、”ＹＥＳ”となる）、更に
ステップ５３のフラグリセットを経て、ステップ５４で
行カウンタの計数値Ｙ２が最終走査行（２５６行）に達
したか否か（この場合、“ＮＯ”となる）が順次チェッ
クされ、然る後スタート時点の割込み待の状態に戻って
、つぎの行につき同様の白画素数計数動作が実行される
。
につき白画素計数動作を完了して時点を想定すると、ま
ずＣＰＵＩＱはステップ５１で行カウンタの計数値Ｙ２
に１加算し、つぎにステップ５２で白画素カウンタ７の
内容ＸＡ ／が各走査行の最大画素データ数（２５６個
）であるか否か（この場合、”ＹＥＳ”となる）、更に
ステップ５３のフラグリセットを経て、ステップ５４で
行カウンタの計数値Ｙ２が最終走査行（２５６行）に達
したか否か（この場合、“ＮＯ”となる）が順次チェッ
クされ、然る後スタート時点の割込み待の状態に戻って
、つぎの行につき同様の白画素数計数動作が実行される
。
かくて黒画素検知回路６が黒画素を検知すると、白画素
カウンタ７はその時点で計数動作を停止し、黒画素カウ
ンタ８はその時点から黒画素の計数を開始する。従って
この行の走査では、白画素カウンタ７の計数値ＸＡ’は
ｒ２５６Ｊに達せず、これによりステップ５′２の判定
がＮｏ”となり、更にステップ５５のｒＦｔ＝ＯＪの判
定が”ＹＥＳ”となってステップ５６へ進む。以下、ス
テップ５６の黒画素カウンタ８の計数値Ｎ２の読出し、
ステップ５７のしきい値ＴＨ１との比較演算、ステップ
５９の黒画素カウンタ８の計数値Ｎ２のＲＡＭ１３への
格納、ステップ６０のＲＡＭ１３のアドレスカウンタの
内容チェック、ステップ５８ 、６１のアドレスカウン
タのクリア若しくは歩進が実行され、これらは前記第５
図のものと同様であり、説明を省略する。
カウンタ７はその時点で計数動作を停止し、黒画素カウ
ンタ８はその時点から黒画素の計数を開始する。従って
この行の走査では、白画素カウンタ７の計数値ＸＡ’は
ｒ２５６Ｊに達せず、これによりステップ５′２の判定
がＮｏ”となり、更にステップ５５のｒＦｔ＝ＯＪの判
定が”ＹＥＳ”となってステップ５６へ進む。以下、ス
テップ５６の黒画素カウンタ８の計数値Ｎ２の読出し、
ステップ５７のしきい値ＴＨ１との比較演算、ステップ
５９の黒画素カウンタ８の計数値Ｎ２のＲＡＭ１３への
格納、ステップ６０のＲＡＭ１３のアドレスカウンタの
内容チェック、ステップ５８ 、６１のアドレスカウン
タのクリア若しくは歩進が実行され、これらは前記第５
図のものと同様であり、説明を省略する。
かくて連続する４走査行につき、ステップ５２の「ＸＡ
’ ＝ ’２’！５６ Ｊの判定が“ＮＯ″、更ｌとス
テップ５７の「Ｎ２〉ＴＨｌ」の判定が”ＹＥＳ″′の
とき、ステップ６０の判定が’ＹＥＳ ｎとなり、ステ
ップ６２へ進む。そしてステップ６２でＲＡＭ１３のア
ドレスカウンタがクリアされた後、ステップ６３．６４
においてＲＡＭ１２．１３の計数データ格納領域の先頭
番地より夫々計数値Ｎ１．Ｎ２が読み出され、つぎのス
テップ６５で次式の演算が実行されて不一致画素数ΔＮ
が算出される。
’ ＝ ’２’！５６ Ｊの判定が“ＮＯ″、更ｌとス
テップ５７の「Ｎ２〉ＴＨｌ」の判定が”ＹＥＳ″′の
とき、ステップ６０の判定が’ＹＥＳ ｎとなり、ステ
ップ６２へ進む。そしてステップ６２でＲＡＭ１３のア
ドレスカウンタがクリアされた後、ステップ６３．６４
においてＲＡＭ１２．１３の計数データ格納領域の先頭
番地より夫々計数値Ｎ１．Ｎ２が読み出され、つぎのス
テップ６５で次式の演算が実行されて不一致画素数ΔＮ
が算出される。
ΔＮ ： Ｎ１− Ｎ２
そしてつぎのステップ６６で不一、致画素数ΔＮとしき
い値ＴＨ２との大小が比較され、その結果、ΔＮ＜ＴＨ
２のとき、ステップ６６が”ＹＥＳ”となり、ステップ
６７で不一致画素数ΔＮの累積加算値ＮＴが算出された
後、ＲＡＭ１２．１３の各アドレスカウンタが歩進され
る（ステップ６８）。ついでステップ６９て検出フラグ
Ｆ１の内容がチェックされ、この場合、ステップ６９の
ｒＦ１＝ＯＪの判定がＹＥＳ’”となり、つぎのステッ
プ７０でＲＡＭ１３のアドレスカウンタの内容がチェッ
クされる。本実施例ではこのアドレスカウンタにリング
カウンタを用いており、この場合、アドレスカウンタの
内容は「１」であるから、ステップ７０の判定は゛”Ｎ
Ｏ”となり、ステップ６３へ戻る。そしてこのステップ
６３〜６９の処理フローが合計４回実行されると、アド
レスカウンタの内容がゼロに戻り、ステップ７０が”Ｙ
ＥＳ”となってステップ７１へ進み、検出フラグＦｌに
１１」がセットされる。
い値ＴＨ２との大小が比較され、その結果、ΔＮ＜ＴＨ
２のとき、ステップ６６が”ＹＥＳ”となり、ステップ
６７で不一致画素数ΔＮの累積加算値ＮＴが算出された
後、ＲＡＭ１２．１３の各アドレスカウンタが歩進され
る（ステップ６８）。ついでステップ６９て検出フラグ
Ｆ１の内容がチェックされ、この場合、ステップ６９の
ｒＦ１＝ＯＪの判定がＹＥＳ’”となり、つぎのステッ
プ７０でＲＡＭ１３のアドレスカウンタの内容がチェッ
クされる。本実施例ではこのアドレスカウンタにリング
カウンタを用いており、この場合、アドレスカウンタの
内容は「１」であるから、ステップ７０の判定は゛”Ｎ
Ｏ”となり、ステップ６３へ戻る。そしてこのステップ
６３〜６９の処理フローが合計４回実行されると、アド
レスカウンタの内容がゼロに戻り、ステップ７０が”Ｙ
ＥＳ”となってステップ７１へ進み、検出フラグＦｌに
１１」がセットされる。
かくてつぎの走査行でステップ５２の［ＸＡ′＝’２５
６Ｊの判定が” ＮＯ”のとき、つきのステップ５５の
「Ｆ１＝０」の判定か”Ｎｏ”であるから、ステップ７
２で、黒画素カウンタ８の計数値Ｎ２が読み取られ、以
下前記ステップ６４〜ステツプ６８の処理フローが実施
され、ステップ６９の「Ｆ１＝０」の判定が゛ＮＯパと
なって、スタート時点に戻り、つきの第６行目の割込み
処理に待機する。
６Ｊの判定が” ＮＯ”のとき、つきのステップ５５の
「Ｆ１＝０」の判定か”Ｎｏ”であるから、ステップ７
２で、黒画素カウンタ８の計数値Ｎ２が読み取られ、以
下前記ステップ６４〜ステツプ６８の処理フローが実施
され、ステップ６９の「Ｆ１＝０」の判定が゛ＮＯパと
なって、スタート時点に戻り、つきの第６行目の割込み
処理に待機する。
以下繰返し処理の結果、行カウンタの計数値Ｙ２がｒ２
５６Ｊに達したとき、ステップ５４が”ＹＥＳ″′とな
り、ステップ７３でＲＡＭ１２．１３の各アドレスカウ
ンタをクリアした後、つぎのステップ７４て累積加算値
ＮＴとしきい値ＴＨ３との大小が比較される。その結果
、累積加算値ＮＴがしきい値ＴＨ３より小さい値であっ
たとき、ステップ７４の判定が” Ｙ Ｅ Ｓ ”とな
り、つきのステップ７５でＣＰＵ１０は一致出力を出す
。
５６Ｊに達したとき、ステップ５４が”ＹＥＳ″′とな
り、ステップ７３でＲＡＭ１２．１３の各アドレスカウ
ンタをクリアした後、つぎのステップ７４て累積加算値
ＮＴとしきい値ＴＨ３との大小が比較される。その結果
、累積加算値ＮＴがしきい値ＴＨ３より小さい値であっ
たとき、ステップ７４の判定が” Ｙ Ｅ Ｓ ”とな
り、つきのステップ７５でＣＰＵ１０は一致出力を出す
。
一方繰返し処理過程において、しきい値１８２以上の不
一致黒画素数ΔＮが算出されたとき、ステップ６６が°
’Ｎｏ”となり、また累積加算値ＮＴかしきい値１８３
以上に達したとき、ステップ７４が”ＮＯ’′となり、
いずれの場合もＣＰＵ１０は不一致出力を出しくステッ
プ７６）、つぎのステップ７７で行カウンタの計数値Ｙ
２をクリアする。
一致黒画素数ΔＮが算出されたとき、ステップ６６が°
’Ｎｏ”となり、また累積加算値ＮＴかしきい値１８３
以上に達したとき、ステップ７４が”ＮＯ’′となり、
いずれの場合もＣＰＵ１０は不一致出力を出しくステッ
プ７６）、つぎのステップ７７で行カウンタの計数値Ｙ
２をクリアする。
第１図は本発明にかかる二次元視覚認識装置の回路ブロ
ック図、第２図（１） （２）は標準パターンおよび入
力パターンを示す説明図、第３図は第１図に示す回路構
成例の信号波形を示すタイミングチャート、第４図（１
１（２）は標準パターンに対する入力パターンの位置ず
れ検出原理並びに画像ノイズ除去原理を示す説明図、第
５図は学習モードにおける割込み処理動作を示すフロー
チャート、第６図は認識モードにおける割込み処理動作
を示すフローチャートである。 ４・・・・・・２値化回路 ７・・・・・・白画素カウ
ンタ８・・・・・・黒画素カウンタ
ック図、第２図（１） （２）は標準パターンおよび入
力パターンを示す説明図、第３図は第１図に示す回路構
成例の信号波形を示すタイミングチャート、第４図（１
１（２）は標準パターンに対する入力パターンの位置ず
れ検出原理並びに画像ノイズ除去原理を示す説明図、第
５図は学習モードにおける割込み処理動作を示すフロー
チャート、第６図は認識モードにおける割込み処理動作
を示すフローチャートである。 ４・・・・・・２値化回路 ７・・・・・・白画素カウ
ンタ８・・・・・・黒画素カウンタ
Claims (1)
- 【特許請求の範囲】 被認識物体の画像を白黒２値化して入力パ ターンを求めた後、入力パターンを標準パターンと比較
して被認識物体を認識する装置において、 前記標準パターンおよび入力パターンにつ き水平走査行毎に黒画素数を計数してゆく手段と、 標準パターンにつきしきい値を越える黒画 素計数データが設定行に亘り連続するとき各計数データ
を先頭番地より順次格納する手段と、 入力パターンにつきしきい値を越える黒画 素計数データが設定行に亘り連続するとき前記標準パタ
ーンの黒画素計数データを先頭番地より順次読み出して
入力パターンの対応する黒画素計数データと比較する手
段とを具備して成る二次元視覚認識装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131497A JPS619771A (ja) | 1984-06-25 | 1984-06-25 | 二次元視覚認識装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131497A JPS619771A (ja) | 1984-06-25 | 1984-06-25 | 二次元視覚認識装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS619771A true JPS619771A (ja) | 1986-01-17 |
| JPH051508B2 JPH051508B2 (ja) | 1993-01-08 |
Family
ID=15059387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59131497A Granted JPS619771A (ja) | 1984-06-25 | 1984-06-25 | 二次元視覚認識装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619771A (ja) |
-
1984
- 1984-06-25 JP JP59131497A patent/JPS619771A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH051508B2 (ja) | 1993-01-08 |
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