JPS61880A - 二次元視覚認識装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の技術分野〉 本発明は、静止若しくは移動中の被認識物体を画像化し
て入力パターンを求め、この入力パターンを複数種の標
準パターンと順次照合して、被認識物体を認識する二次
元視覚認識装置に関連し、殊に本発明は、夫々標準パタ
ーンに対する入力パターンの位置ずれ量を検知し且つパ
ターン間の位置ずれを修正した上でパターン照合を実施
する新規な二次元視覚認識装置を提供する。

〈発明の背景〉 一般に二次元視覚認識装置は、入力パターンと標準パタ
ーンとを画像上で重ね合わせ、両パターンの重合一致度
合を検出して、被認識物体を認識するものである。従っ
てパターン照合に際しては、両パターンを正確に位置合
わせする必要があり、従来はＸＹステージ等を用いて被
認識物体を所定停止位置決めした後、これをテレビカメ
ラで撮像して入力パターンを求め、この入力パターンに
つき標準パターンと照合処理を行なっている。ところが
この種方式の場合、被認識物体の位置決め機構が必要で
あるから、装置全体の構造が複雑化すると共に、位置決
め操作の時間分だけパターン照合に時間がかかる等、多
くの不利があった。

〈発明の目的〉 本発明は、標準パターンに対する入力パターンの位置ず
れ量を正確且つ高速に検知して、パターン間の位置修正
をデータ上で実施することによって、入力パターンが位
置ずれしても、迅速且つ容易に物体認識を行ない得る二
次元視覚認識装置を提供することを目的とする。

〈発明の構成および効果〉 上記目的を達成するため、本発明では、標準パターンや
入力パターンをメモリに取り込む際、先頭黒画素列まで
の距離をカウンタで計測して、各パターン位置を検出す
ると共に、入力パターンの取込み時には、複数種の標準
パターンを順次切り換えつつ、夫々標準パターンに対す
る入力パターンの位置ずれ量を算出し且つこれをデータ
上で位置修正した上で、入力パターンを各標準パターン
と照合するようにした。

本発明によれば、被認識物体を所定停止位置に位置決め
する等の必要がなく、特別な位置決め機構が不要となり
、装置全体を簡易化できると共に、位置決め操作に要す
る時間を節約し得、物体認識処理の効率を向上できる。

また各パターン位置を、画像解析等の複雑なソフト処理
によらず、カウンタ等の簡易なハード構成にて求めて、
パターン間の位置ずれ修正を行なうから、入力パターン
を複数種の標準パターンと高速照合でさ、物体認識処理
効率の向上に一層貢献する等、発明目的を達成した顕著
な効果を奏する。

〈実施例の説明〉 第１図は本発明にかかる二次元視覚認識装置の回路構成
例を示す。図中テレビカメラ１は、静止または移動中の
物体２を例えば上方より撮像し、飛越走査にかかる画像
出力（第３図（１）に示す）を同期分離回路３へ送出す
る。同期分離回路３は、前記画像出力より水平同期信号
ＨＤ、垂直同期信号ＶＤ、奇数フィールド信号ＯＤ（第
３図（２）に示す）、クロック信号ＣＫ（第３図（４）
に示す）等を分離し、ビデオ信号ＶＤｉを２値化回路４
へ出力する。２値化回路４は、第３図（３）に示す如く
、ビデオ信号ＶＤｉに対し一定のスレシュホールドレベ
ルＴＨを設定し、ビデオ信号ＶＤｉの奇数フィールドに
つき白黒２値化して２値パターンを形成出力する。２値
化回路４には、モード切換スイッチＳＷｉを介して基準
メモリ群５およびバッファメモリ６が接続されており、
モード切換スイッチＳＷｌを学習モード側ａにセットし
、メモリ指定用スイッチｓｓ１．ｓｓ２．・・・を選択
操作しつつ、複数種の標準モデルを撮像するとき、夫々
基準メモＩＪ　Ｍｌ　、　Ｍ２．・・・に例えは第２図
（１）に示す標準パターンＰｌ　＋　Ｐ２＋・・・が格
納され、またモード切換スイッチＳＷｉを認識モード側
すにセットして被認識物体を撮像するとき、バッファメ
モリ６に例えば第２図（２）に示す入力パターンＰｉが
格納される。本実施例の場合、各パターンは縦横２５６
ビツトの画素範囲に格納され、第２図ｔ１）　１２＋に
示す例では、入力パターンＰｉは対応する第２番目の標
準パターンｐ、に対し右上方向へ位置ずれしている。

尚図中、水平カウンタ７．９および垂直カウンタ８．１
０は、標準パターンＰ１　ｒ　ＰＺ　＋・・・や入力パ
ターンＰｉの読み書きに際し、夫々メモリ内の画素位置
をアドレス指定する。またゲート回路１１．１２および
１３．１４は、奇数フィールド信号ＯＤやクロック信号
ＣＫで開閉制御され、有効画素範囲を規定する信号Ｗや
リセット信号ｋを各メモリ５．６へ供給する。更にゲー
ト回路１５は奇数フィールド信号ＯＤで開閉制御され、
クロック信号ＧＫを水平カウンタ７．９および垂直カウ
ンタ８．１０へ夫々供給する。

前記２値化回路４には、連動するモード切換スイッチｓ
ｗ１．ｓｗ２を介して白画素検知回路１６および黒画素
検知回路１７が接続され、白画素検知回路１６にはオア
回路２５を介して画素カウンタ１８が、また黒画素検知
回路１７には他の画素カウンタ２９が夫々接続されてい
る。黒画素検知回路１７は各パターンを構成する黒画素
（第２図中、斜線部分）を検知し、白画素検知回路１６
は背景部分に相当する白画素（第２図中、斜線以外の部
分）を検知する。一方の画素カウンタ１８は、各メモリ
へのパターンの取込みに際し、これと同じ時間タイミン
グで白画素検知回路１６の出力（白画素数）を計数し、
黒画素検知回路１７が先頭の黒画素Ａ、Ａ’（第４図ｆ
１＋　＋２１参照）を検知したとき、画素計数動作を停
止すると共に、つぎに他方の画素カウンタ２９が黒画素
検知回路１７の出力（黒画素数）を計数する。これら画
素カウンタ１８．２９の計数データは水平ブランキング
期間毎にＩ　１０　（ＩｎｐｕｔｌｏｕＬｐｕｔ）ポー
ト１９を介してＣＰＵ　（ＣｅｎｔｒａｌＰｒｏｃｅｓ
ｓｉｎｇ　Ｕｎｉｔ　）　２０　ニ取り込まれ、ｃ　Ｐ
　Ｕ　２０は取り込んだデータから後記の演算を実行し
、標準パターンに対する入力パターンＰｉの位置ずれ量
Δｘ１ΔＹを算出する。

また前記基準メモリ群５およびバッファメモリ６の読出
し出力側には、エクスクル−シブ・オア回路２６（以下
、ＥＸ、オア回路２６という）が接続され、更にＥＸ、
オア回路２６の出力側は前記オア回路２５を介して画素
カウンタ１８に接続されている。前記ＥＸ、オア回路２
６は、パターン照合に際し、両メモリ５．６から読み出
した画素データが不一致のとき、論理「１」の出力を出
すもので、従ってこの場合、画素カウンタ１８は両パタ
ーンにおける不一致画素数を計数することになる。この
計数データはＩ１０ポート１９を経てＣＰＵ２０に取り
込まれ、ＣＰＵ２０はこのデータ内容を表示部２７に表
示すると共に、設定スイッチ２８で設定された基準値Ｎ
Ｏと大小比較してパターンの一致、不一致を判定する。

そして一致判定があると、現照合にかかる標準パターン
の番号が出力され、不一致判定があると、切換え回路３
０！こよりつぎの標準パターンが選択される。図示例の
切換え回路（９）は、不一致信号πおよび垂直同期信号
ＶＤが入力されるアンド回路３１と、このアンド回路３
１へつぎの奇数フィールドおよび続く偶数フィールドに
かかる２個の垂直同期信号ＶＤの入力があったとき歩進
信号を出す２進カウンタ３２と、２進カウンタ３２から
の歩進信号が入力される毎に計数動作して基準メモリ群
５の各メモリＭｌ。

Ｍ２．・・・を順次選択する信号を出力するパターン番
号カウンタ３３と、カウンタ３３の選択信号出力および
前記スイッチｓｓ１．５５２．・・・のスイッチ信号Ｓ
ｌ、”２＋・・・が入力されるオア回路３４．３５とを
含んでいる。尚図中、ＰＲＯＭ　（Ｐｒｏｇｒａｒｒｍ
ａｂｌｅＲｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）　２１は
位置ずれ修正等の一連のプログラムを格納し、またＲＡ
Ｍ　（Ｒａ　ｎ　ｄ　ｏｍＡｃｃｅｓｓ　Ｍｏｍｏｒｙ
）　２２は各種データの格納する他、処理実行のための
ワークエリアを有する。

また、ゲート回路２３はＣＰＵ２０に対し割込み信号Ｉ
ＮＴを発生させる回路であり、オア回路２４・　　は画
素カウンタ１８．２９をリセットする回路である。

第４図（１）は基準メモリ群５の２番目の基準メモリＭ
ｚに格納された標準パターンＰ、を、また第４図（２）
はバッファメモリ６に格納された入力パターンＰｉを夫
々示すものであり、同図中、戊Ａ′は標準パターンＰ２
および入力パターンＰｉにおける先頭黒画素ＸＡＳＸＡ
’は黒画素Ａ、Ａ’の位置データ、Ｂ、　Ｂ’は先・頭
黒画素Ａ、　Ａ’を含む黒画素列の後端黒画素、ｘＢ、
　ｘＢ’は黒画素Ｂ、　Ｂ’の位置データｃ、　ｃ’は
各黒画素列の中心位置に設定される基準点、Ｘｌ、Ｘ２
．Ｙｌ、Ｙｚは基準点ｃ、　ｃ’の位置データを夫々示
しており、入力パターンＰｉの基準点Ｃ′は標準パター
ンＰｚの基準点Ｃに対し、水平方向にＪＸ　、垂直方向
にΔＹだけ位置ずれしている。

然してモード切換スイッチＳＷＩ　、　ＳＷ２を学習モ
ード側ａに設定し、例えばスイッチＳＳ１を押操作した
後、テレビカメラ１により１番目の標準モデルを撮像す
ると、ビデオ信号ＶＤｉの最初の奇数フィールドにつき
２値化処理が実行さ汰標準パターンＰｌが基準メモリ群
５の１番目メモＩＪ　Ｍｌに書込み形成される。そして
これと同じ時間タイミングで２値化回路４の出力が白画
素検出回路１６を経て画素カウンタ１８へ送られ、画素
カウンタ１８は白画素数を計数してゆくと共に、各水平
ブランキング期間毎にＣＰＵ２０に対し割込み信号ＩＮ
Ｔが発生し、画素カウンタ１８の計数内容がその都度読
み込まれる。

第５図はかかる割込み制御動作を示すもので、同図中、
ｘＡは画素カウンタ１８の計数内容を、’ＸＢ−ＸＡは
画素カウンタ２９の計数内容を、ＹｌはＲＡＭ２２に設
定された行カウンタの計数内容を、Ｆｌは同じＲＡＭ２
２に設定された検出フラグエリアの内容を夫々示す。

金弟Ｙ１番目（但しＹｌ（２５６）の走査ラインにつき
白画素計数動作を完了した時点を想定すると、まずＣＰ
ξＵ２０はステップ４１で行カウンタの内容Ｙｌに１加
算しておき、つぎにステップ４２で検出フラグＦ１が設
定法か否かをチェックする。

この検出フラグＦｌはパターン位置が検出されたときに
セットされるものであり、この場合、その判定は“ＮＯ
〃となり、つぎのステップ４３において、画素カウンタ
１８の内容ＸＡが各走査行の画素データ数（本実施例で
は２５６個）に達したか否か、すなわちその行の走査で
先頭の黒画素Ａを検出したか否かがチェックされる。今
画素カウンタ１８が黒画素検知回路１７による計数停止
制御を受けずに、１行分の画素データ数（２５６個）を
計数した場合、ステツ′プ４３が’ＹＥＳ“となり、つ
ぎにステップ４４において、行カウンタＹｌの内容が最
終走査行（本実施例では２５６行）に達したか否かがチ
ェックされる。

この場合、ステップ４４の判定は’Ｎｏ’であるから、
スタート時点の割込み待の状態に戻り、つぎの行につき
同様の白画素計数動作が実行される。

かくてこの計数過程において、黒画素検知回路１７が先
頭の黒画素人を検知すると、画素カウンタ１８はその時
点で計数動作を停止し、他方の画素カウンタ２９はその
時点から黒画素Ａを含む黒画素列の計数を開始する。従
ってこの行の走査においては画素カウンター８の内容顧
はｒ２５６Ｊに達せず、これによりつぎの水平ブランキ
ング期間の割込み処理ではステップ４３の判定が１ＮＯ
’となって、ステップ４５へ進・み、行カウンタＹｌの
内容が１減算される。ついでＣＰＵ２０は、ステップ４
６．４７で各画素カウンタ１８．２９の内容ＸＡ　、　
ＸＢ−ＸＡ　ヲ読ｂ　出り、、ツキの演算を実行して基
準点Ｃの位置データｘｌを求める（ステップ４８）。

上式から明らかなとおり、基準点Ｃは先頭黒画素列の中
心位置に設定されるものであり、上記位置データＸ１お
よび行カウンタの内容Ｙ１はステップ４９．５０の判定
結果に応じてＲＡＭ２２の対応するエリアへ格納される
（ステップ５１，５２）。

前記ステップ４９，５０は、いずれのメモリ指定用スイ
ッチｓｓ１．ｓｓ２．・・・が投入されているか否かを
判定しており、スイッチＳＳ１が投入されているときは
、スイッチ信号Ｓｌの発生によりステップ４９が＃ＹＥ
Ｓ’となり、またスイッチＳＳｚのの投入に対しては、
スイッチ信号Ｓｚの発生によりステップ５０が’ＹＥＳ
“となる。そしてデータＸｌ、Ｙｌの格納後、続（ステ
ップ５３で検出フラグＦｌがセットされ、更にステップ
５４で行カウンタの内容Ｙｌに１加算してステップ４１
の状態に戻される。

以下各行の割込み処理においては、ステップ４２のｒＦ
＝ＩＪの判定が＃Ｙ　Ｅ　Ｓ　”となるから、ステップ
４４で行カウンタの内容Ｙｉｒ２５６Ｊであると判定さ
れるまでステップ４１の処理のみが繰返し実施される。

そしてステップ４４の判定が’ＹＥＳ’となったとき、
ステップ５５で行カウンタの内容Ｙｌがクリアされ、ス
テップ５６で検知フラ′グＦ１もリセットされる。

上記により１番目の標準パターンＰ１についての処理が
完了すると、つぎにスイッチＳＳ２を投入し、２番目の
標準パターンＰ２について、同様の処理を実行する。更
に３番目以降の標準パターンについても同様であり、全
ての用意されたパターン学習を完了した上で、つぎに物
体認識処理へ移行する。

かくして被認識物体の認識処理を実行する場合、モード
切換スイッチｓｗ１　、　ｓｗ２を認識モード側すに設
定した後、同様の撮像操作を実行する。この場合入力パ
ターンＰｉはバッファメモリ６に格納されることになり
、前記同様に奇数フィールドの時間タイミングで入力パ
ターンＰｉの書込みが実行される。またこれと同じ時間
タイミングで白画素の計数動作が実行されると共に、各
水平ブランキング期間毎にＣＰＵ２９に対し割込み信号
ＩＮＴが発生せられる。

第６図はかかる割込み制御動作を示すもので、同図中、
ＸＡ′は画素カウンタ１８の白画素計数内容を、ＸＢ′
−ｘＡ′は画素カウンタ２９の計数内容を、ＹｚはＲＡ
Ｍ２２に設定された行カウンタの計数内容を、Ｆ２．Ｆ
８は同じＲＡＭ２２に設定された検出フラグおよび演算
フラグの各内容を、Ｘ８は画素カウンタ１８の不一致画
素計数内容を、夫々示している。

金弟Ｙ２番目（但しＦ２＜２５６）　　の走査ラインに
つき白画素計数動作を完了した時点を想定すると、まず
ＣＰＵ２０はステップ６１て行カウンタの内容Ｙｚに１
加算しておき、つきにステップ６２で演算フラグＦ８が
設定法か否かをチェックする。

この演算フラグＦ８はパターン間の位置ずれ修正処理を
完了したときにセットされるものであり、この場合、そ
の判定は“ＮＯ”となって、つぎにステップ６３で検出
フラグＦ２がセット済か否か（この場合、’Ｎｏ“とな
る）、更にステップ６４で画素カウンタ１８の内容Ｘ／
が各走査行の最大画素データ数（２５６個）であるか否
か（この場合、’ＹＥＳ’となる）、更にステップ６５
で行カウンタＹ２の内容が最終走査行（２５６行）に達
したか否か（この場合、１ＮＯ“となる）が順次チェッ
クされ、然る後スタート時点の割込み待の状態に戻って
、つぎの行につき同様の白画素数計数動作が実行される
。

か（して黒画素検知回路１７が入力パターンＰｉにおけ
る先頭の黒画素Ａ′を検知すると、画素カウンター８は
その時点て計数動作を停止し、他方の画素カウンタ２９
はその時点から黒画素Ａ′を含む黒画素列の計数を開始
する。従ってこの行の走査においては画素カウンター８
の内容ｘＡ′はｒ２５６Ｊに達せず、これによりステッ
プ６４の判定が’Ｎｏ’となってステップ６６へ進み、
行カウンタＹ２の内容が１減算される。ついでＣＰＵ２
０は、ステップ６７．６８で画素カウンタ１８．２９の
内容ＸＫｘ　’　ＸＫを読み出し、つぎの演算を実行し
て基準点Ｃ′の位置データＸ２を求める（ステップ６９
）。

更にＣＰＵ２０は、つきのステップ７０．７１において
、最初の標準パターンＰ１に対する入力パターンＰｉの
Ｘ方向およびＹ方向の各位置ずれ量ΔＸ、ΔＹを次式に
より算出する。

Δｘ　＝　Ｘ２−Ｘｌ ΔＹ　＝　Ｆ２−Ｙ。

しかる後ステップ７２で検出フラグＦ２をセットし、続
くステップ７３で行カウンタの内容Ｙｚに１加算してス
テップ６１の状態に戻す。

か（して行カウンタの内容Ｙ１が「２５６」に達したと
き、ステップ６５が’ＹＥＳ’となり、つぎのステップ
７４で前記位置ずれ量ΔＸを水平カウンタ９に、位置ず
れ量ΔＹを垂直カウンタ１０に夫々プリセットした後、
ステップ７５−７７で行カウンタの内容Ｙｚをクリアし
、検出フラグＦ２をリセットすると共に演算フラグＦａ
をセットする。

そしてつぎの偶数フィールドにおいて、水平および垂直
カウンタ７．８にて基準メモリ５を、またプリセットし
た水平および垂直カウンタ９．１０にてバッファメモリ
６を、夫々アドレス指定して、標準パターンＰｌおよび
入力パターンＰｉの構成画素データを順次読み出すとき
、両パターンＰ１．Ｐｉ　　は位置ずれが修正された重
なり状態でデータ比較されることになる。その結果、両
画素データが不一致のとき、ＥＸ、オア回路２６が論理
「１」の信号を出力し、画素カウンタｌ８によってこの
不一致画素数が計数される。

そして各水平ブランキング期間毎にＣＰＵ２０に対し割
込みがかかり、ステップ６１で行カウンタの内容Ｙ１に
１加算された後、ステップ６２の’ＹＥＳ’の判定を経
て、ステップ７８で画素カウンタ１８の内容Ｘ８が読み
出され、次々に加算されてゆく。そして同様の処理が全
行に亘り実行されたとき、ステップ７９のｒＹｚ＝２５
６Ｊの判定が’ＹＥＳ’となり、つぎのステップ８０で
表示部２７に画素カウンタ１８の内容Ｘａ（不一致画素
総数）が表示されると共に、ステップ８１においてＣＰ
Ｕ２０は画素カウンタ１８の内容ｘ８と基準値ＮＯとの
大小を比較する。そして計数内容ｘ８が基準値８６　　
以上であるとき、入力パターンＰｉは最初の標準パター
ンＰｌと不一致であると判断され、ステップ８２へ進み
、つぎに切換え回路３０のパターン番号カウンタ３３．
の内容Ｎが最大であるか否か、すなわち切換え回路３０
によって最終の標準パターンが選定されているか否かが
チェックされる。この場合ステップ８２の判定は’Ｎｏ
’となり、ステップ８３てパターン番号カウンタ３３の
内容Ｎが１加算されて、つぎの標準パターンＰ２が選択
され、更にステップ８４で演算フラグＦ８がクリアされ
た後、割込みスタート時点へ戻って同様の処理が繰返し
実行される。

これにより２番目の標準パターンＰ２に対する入力パタ
ーンの位置ずれ量ΔＸ、ΔＹの検出（ステップ７０．７
１）、水平および垂直カウンタ９．１０への位置ずれ量
ΔＸ、ΔＹのプリセット（ステップ７４）、更には不一
致画素数の読出しくステップ７８）等の各処理が順次遂
行される。

その結果、ステップ８１のｒＸａ＜’ＮＯＪの判定が’
ＹＥＳ’となったとき、ステップ８５において、パター
ン番号カウンタ３３の計数内容Ｎに基づき、ＣＰＵ２０
はパターン番号を出力すると共に、ステップ８６で一致
信号を出力し、然る後、ステップ８７でカウンタ３３の
内容Ｎを初期状態「１」に戻し、ステップ８４で演算フ
ラグＦ８をクリアする。

尚入力パターンＰｉがいずれの標準パターンとも一致し
ないとき、ステップ８２の判定は’ＹＥＳ＃となり、ス
テップ８８において、ＣＰＵ２０は認識不可出力を選出
するものである。

【図面の簡単な説明】

第１図は本発明にかかる二次元視覚認識装置の回路ブロ
ック図、第２図［１１（２１は基準メモリ中の標準パタ
ーンおよびパップアメモリ中の入力パターンを示す説明
図、第３図は第１図に示す回路構成例の信号波形を示す
タイミングチャート、第４図（１１（２１は標準パター
ンに対する入力パターンの位置ずれ検出処理を示す説明
図、第５図は学習モードにおける割込み処理動作を示す
フローチャート、第６図は認識モードにおける割込み処
理動作を示すフローチャートである。

Claims (2)

【特許請求の範囲】
1. （１）被認識物体の画像を白黒２値化して入力パターン
   を求めた後、入力パターンを標準 パターンと照合して被認識物体を認識する 装置において、前記の標準パターンを複数 種取り込むための第１のメモリと、入力パ ターンを取り込むための第２のメモリと、 各パターンにつき先頭の黒画素列までの距 離を計測するカウンタと、カウンタの計測 結果に基づき標準パターンに対する入力パ ターンの位置ずれ量を検出しこれを修正し た後、両パターンを照合する演算処理装置 と、照合すべき複数種の標準パターンを順 次切り換える切換え手段とを具備して成る 二次元視覚認識装置。
2. （２）前記カウンタの計数処理は、メモリへのパターン
   取込みと同時に並行実施する特許 請求の範囲第１項記載の二次元視覚認識装 置。