JPH05108588A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPH05108588A JPH05108588A JP3269769A JP26976991A JPH05108588A JP H05108588 A JPH05108588 A JP H05108588A JP 3269769 A JP3269769 A JP 3269769A JP 26976991 A JP26976991 A JP 26976991A JP H05108588 A JPH05108588 A JP H05108588A
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- Japan
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- slave
- flip
- flop
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 本発明は、マルチプロセッサシステムに関
し、主装置に負担をかけることなく、主装置が自装置と
は独立に従装置がリセットされたことを容易、迅速、か
つ確実に検出できるようにすることを目的とする。 【構成】 主装置２０以外から加わるリセット信号ａに
より、従装置３０のフリップフロップ１３８はセットさ
れる。主装置２０は、ＢＩＦ（外部バスインタフェー
ス）３２及びＯＲＣ（リセット指示検出回路）３６を介
してフリップフロップ１３８の内容を読み出し、その内
容がセット状態であれば従装置３０が自己以外の指示に
より従装置３０がリセットものと判断し、続いてＢＩＦ
３２及びＯＲＣ３６を介しフリップフロップ１３８をリ
セットさせる。
し、主装置に負担をかけることなく、主装置が自装置と
は独立に従装置がリセットされたことを容易、迅速、か
つ確実に検出できるようにすることを目的とする。 【構成】 主装置２０以外から加わるリセット信号ａに
より、従装置３０のフリップフロップ１３８はセットさ
れる。主装置２０は、ＢＩＦ（外部バスインタフェー
ス）３２及びＯＲＣ（リセット指示検出回路）３６を介
してフリップフロップ１３８の内容を読み出し、その内
容がセット状態であれば従装置３０が自己以外の指示に
より従装置３０がリセットものと判断し、続いてＢＩＦ
３２及びＯＲＣ３６を介しフリップフロップ１３８をリ
セットさせる。
Description
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサシス
テムに係り、特に主装置と、その主装置に制御される少
なくとも１台以上の従装置から成るマルチプロセッサシ
ステムにおける主装置による従装置のリセット状態監視
方式に関する。
テムに係り、特に主装置と、その主装置に制御される少
なくとも１台以上の従装置から成るマルチプロセッサシ
ステムにおける主装置による従装置のリセット状態監視
方式に関する。
【０００２】
【従来の技術】情報処理装置や電子交換機さらには電子
交換機の試験装置等においては、マイクロプロセッサの
低価格化に伴い、処理能力を向上させるためにマイクロ
プロセッサを搭載した複数の装置を機能別に配置した機
能分散形、または負荷に応じて上記マイクロプロセッサ
を搭載した装置を増設する負荷分散形のマルチプロセッ
サ構成が主流になりつつある。
交換機の試験装置等においては、マイクロプロセッサの
低価格化に伴い、処理能力を向上させるためにマイクロ
プロセッサを搭載した複数の装置を機能別に配置した機
能分散形、または負荷に応じて上記マイクロプロセッサ
を搭載した装置を増設する負荷分散形のマルチプロセッ
サ構成が主流になりつつある。
【０００３】このようなマルチプロセッサ構成方式にお
いて、１つの装置が主装置となり、その主装置が他の装
置（従装置）に処理を分配して分散処理を行わせる方式
がある。そして、このような方式において、従装置が主
装置からの制御のみならず、独立にリセットされる形態
のものがある。
いて、１つの装置が主装置となり、その主装置が他の装
置（従装置）に処理を分配して分散処理を行わせる方式
がある。そして、このような方式において、従装置が主
装置からの制御のみならず、独立にリセットされる形態
のものがある。
【０００４】図５は、そのような従来のマルチプロセッ
サ構成の装置のシステム構成を示す概略図である。同図
において、主装置２０と従装置３０は双方向性の外部バ
ス４０により互いに接続されており、従装置３０はＢＩ
Ｆ（外部バスインタフェース）３２を介して主装置２０
が外部バス４０に送出する各種命令（オーダ）や各種デ
ータを入力し、ＢＩＦ３２は内部バス３４を介してそれ
らの各種命令並びに各種データをＭＰＵ（マイクロプロ
セッサ）３５に送出する。そして、ＭＰＵ３５がその入
力する各種命令並びに各種データに応じて、所定の処理
を行う。
サ構成の装置のシステム構成を示す概略図である。同図
において、主装置２０と従装置３０は双方向性の外部バ
ス４０により互いに接続されており、従装置３０はＢＩ
Ｆ（外部バスインタフェース）３２を介して主装置２０
が外部バス４０に送出する各種命令（オーダ）や各種デ
ータを入力し、ＢＩＦ３２は内部バス３４を介してそれ
らの各種命令並びに各種データをＭＰＵ（マイクロプロ
セッサ）３５に送出する。そして、ＭＰＵ３５がその入
力する各種命令並びに各種データに応じて、所定の処理
を行う。
【０００５】また、従装置３０は、主装置２０から外部
バス４０を介して送出されてくるリセット命令をＢＩＦ
３２を介して入力すると、オアゲート３７を介して従装
置３０の内部リセットを行うＯＲＣ（リセット指示検出
回路）３６を備えている。また、オアゲート３７の一方
の入力端子には、主装置２０以外から出力されるリセッ
ト指示信号ａが入力されるようになっており、従装置３
０は主装置２０以外からも独立にリセットされるように
なっている。
バス４０を介して送出されてくるリセット命令をＢＩＦ
３２を介して入力すると、オアゲート３７を介して従装
置３０の内部リセットを行うＯＲＣ（リセット指示検出
回路）３６を備えている。また、オアゲート３７の一方
の入力端子には、主装置２０以外から出力されるリセッ
ト指示信号ａが入力されるようになっており、従装置３
０は主装置２０以外からも独立にリセットされるように
なっている。
【０００６】
【発明が解決しようとする課題】上述したように、従装
置３０が、主装置２０と独立にリセットされる構成とな
っているマルチプロセッサシステムにおいて、従来、従
装置３０にはこのリセットを主装置２０に対し通知する
手段が設けられておらず、主装置２０側では従装置３０
が自装置とは独立にリセットされたことを、直ちに検出
することはできなかった。そして、主装置２０では、従
装置３０に対して送出した命令に対する従装置３０の反
応の異常等から、従装置３０が自装置とは独立にリセッ
トされたことを間接的に検出していた。主装置２０は、
この検出をソフトウェア処理により行っていたが、この
処理は複雑であるため、主装置２０側ではその処理が大
きな負担となっており、システム全体での処理効率が低
下する一因になっていた。また、上記ソフトウェアの開
発も容易ではないため、主装置２０のソフトウェア開発
コストも高価なものとなり、さらに上記従装置３０のリ
セット検出も、間接的な推測であるため、確実性（信頼
性）が低いものであった。
置３０が、主装置２０と独立にリセットされる構成とな
っているマルチプロセッサシステムにおいて、従来、従
装置３０にはこのリセットを主装置２０に対し通知する
手段が設けられておらず、主装置２０側では従装置３０
が自装置とは独立にリセットされたことを、直ちに検出
することはできなかった。そして、主装置２０では、従
装置３０に対して送出した命令に対する従装置３０の反
応の異常等から、従装置３０が自装置とは独立にリセッ
トされたことを間接的に検出していた。主装置２０は、
この検出をソフトウェア処理により行っていたが、この
処理は複雑であるため、主装置２０側ではその処理が大
きな負担となっており、システム全体での処理効率が低
下する一因になっていた。また、上記ソフトウェアの開
発も容易ではないため、主装置２０のソフトウェア開発
コストも高価なものとなり、さらに上記従装置３０のリ
セット検出も、間接的な推測であるため、確実性（信頼
性）が低いものであった。
【０００７】本発明は、主装置側でのソフトウェア処理
に負担をかけることなく、従装置が主装置とは独立にリ
セットされたことを、主装置が容易、迅速、かつ確実に
検出できるようにすることを目的とする。
に負担をかけることなく、従装置が主装置とは独立にリ
セットされたことを、主装置が容易、迅速、かつ確実に
検出できるようにすることを目的とする。
【０００８】
【課題を解決するための手段】図１は、本発明の原理説
明図である。本発明は、主装置１が１つ以上の従装置２
を制御するマルチプロセッサシステムを前提とする。
明図である。本発明は、主装置１が１つ以上の従装置２
を制御するマルチプロセッサシステムを前提とする。
【０００９】そして、各従装置２が下記の記憶手段２ａ
並びに通知手段２ｂを具備することを特徴とする。記憶
手段２ａは、主装置１による指示以外の要因によりリセ
ットされた場合に、そのリセットされた事象を記憶す
る。
並びに通知手段２ｂを具備することを特徴とする。記憶
手段２ａは、主装置１による指示以外の要因によりリセ
ットされた場合に、そのリセットされた事象を記憶す
る。
【００１０】通知手段２ｂは、主装置１からの指示によ
り記憶手段２ａの記憶内容を主記憶装置１に通知する。
上記記憶手段２ａは、例えば請求項２記載のようにフリ
ップフロップから成り、このフリップフロップは、主装
置１以外からのセット指示信号によりセットされ、ま
た、例えば請求項３記載のように、主装置１からのリセ
ット指示信号によりリセットされる。
り記憶手段２ａの記憶内容を主記憶装置１に通知する。
上記記憶手段２ａは、例えば請求項２記載のようにフリ
ップフロップから成り、このフリップフロップは、主装
置１以外からのセット指示信号によりセットされ、ま
た、例えば請求項３記載のように、主装置１からのリセ
ット指示信号によりリセットされる。
【００１１】
【作用】本発明によれば、主装置１により制御される従
装置２が、主装置１による指示以外の要因によりリセッ
トされると、その事象がその従装置２の内部に設けられ
た記憶手段２ａに記憶される。
装置２が、主装置１による指示以外の要因によりリセッ
トされると、その事象がその従装置２の内部に設けられ
た記憶手段２ａに記憶される。
【００１２】主装置１は、自己が制御している各従装置
２の通知手段２ｂに対し所定の指示を行うことにより、
各従装置２からその記憶手段２ａ内の記憶内容を読み出
し、その読み出した記憶内容に基づいて、任意の従装置
２が自己以外からの指示によりリセットされたことを検
出する。
２の通知手段２ｂに対し所定の指示を行うことにより、
各従装置２からその記憶手段２ａ内の記憶内容を読み出
し、その読み出した記憶内容に基づいて、任意の従装置
２が自己以外からの指示によりリセットされたことを検
出する。
【００１３】したがって、主装置１は、自己が制御して
いる各従装置２内の記憶手段２ａの記憶内容を通知手段
２ｂを介して読み出すだけの簡単な処理により、上記各
従装置２が自装置とは独立にリセットされたことを、容
易、迅速、かつ確実に検出することができる。
いる各従装置２内の記憶手段２ａの記憶内容を通知手段
２ｂを介して読み出すだけの簡単な処理により、上記各
従装置２が自装置とは独立にリセットされたことを、容
易、迅速、かつ確実に検出することができる。
【００１４】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。図２は、本発明の一実施例であるマルチプロ
セッサシステムの概略構成図である。同図において、前
述した図５に示す従来のマルチプロセッサシステム内の
ブロックと同一のブロックには同一の記号を付与してお
り、それらの各ブロックの機能の説明は重複するので省
略する。
説明する。図２は、本発明の一実施例であるマルチプロ
セッサシステムの概略構成図である。同図において、前
述した図５に示す従来のマルチプロセッサシステム内の
ブロックと同一のブロックには同一の記号を付与してお
り、それらの各ブロックの機能の説明は重複するので省
略する。
【００１５】本実施例においては、従装置１３０内に新
たに主装置２０以外からの指示によりリセットされたこ
とを記憶するＲＳ−フリップフロップ１３８（以後、単
にフリップフロップ１３８と記述する）を組み込んでお
り、そのフリップフロップ１３８のセット端子ＳにＯＲ
Ｃ３６の出力を、リセット端子Ｒに主装置２０以外から
のリセット信号ａを入力させ、さらにフリップフロップ
１３８の出力ＱをＢＩＦ３２に入力させている。
たに主装置２０以外からの指示によりリセットされたこ
とを記憶するＲＳ−フリップフロップ１３８（以後、単
にフリップフロップ１３８と記述する）を組み込んでお
り、そのフリップフロップ１３８のセット端子ＳにＯＲ
Ｃ３６の出力を、リセット端子Ｒに主装置２０以外から
のリセット信号ａを入力させ、さらにフリップフロップ
１３８の出力ＱをＢＩＦ３２に入力させている。
【００１６】すなわち、この実施例においては、フリッ
プフロップ１３８の出力Ｑは、予めＬレベルに初期設定
されており、そのセット端子Ｓに主装置２０以外からリ
セット信号ａがアクティブ（Ｈレベル）となって加わる
と、その出力Ｑは、直ちにＨレベルに変化する。したが
って、主装置２０は、外部バス４０並びにＢＩＦ３２を
介して、例えば定期的にフリップフロップ１３８の出力
Ｑの状態を読み出すことにより、従装置１３０が自装置
以外からの指示によりリセットされたか否かを、常時、
正確に監視することができる。尚、上記構成において、
主装置２０のオーバーヘッドを軽減するために、フリッ
プフロップ１３８がＨレベルにセットされたら、ＢＩＦ
３２が主装置２０に対し割り込みをかけるような構成と
してもよい。
プフロップ１３８の出力Ｑは、予めＬレベルに初期設定
されており、そのセット端子Ｓに主装置２０以外からリ
セット信号ａがアクティブ（Ｈレベル）となって加わる
と、その出力Ｑは、直ちにＨレベルに変化する。したが
って、主装置２０は、外部バス４０並びにＢＩＦ３２を
介して、例えば定期的にフリップフロップ１３８の出力
Ｑの状態を読み出すことにより、従装置１３０が自装置
以外からの指示によりリセットされたか否かを、常時、
正確に監視することができる。尚、上記構成において、
主装置２０のオーバーヘッドを軽減するために、フリッ
プフロップ１３８がＨレベルにセットされたら、ＢＩＦ
３２が主装置２０に対し割り込みをかけるような構成と
してもよい。
【００１７】主装置２０は、上述のようにして従装置１
３０が自装置以外からリセットされたことを検出する
と、外部バス４０並びにＢＩＦ３２を介して、ＯＲＣ３
６に従装置１３０のリセット命令を送り、ＯＲＣ３６を
介しフリップフロップ１３８をＬレベルにリセットさせ
る。
３０が自装置以外からリセットされたことを検出する
と、外部バス４０並びにＢＩＦ３２を介して、ＯＲＣ３
６に従装置１３０のリセット命令を送り、ＯＲＣ３６を
介しフリップフロップ１３８をＬレベルにリセットさせ
る。
【００１８】このような構成にすることにより、主装置
２０は、従装置１３０が自装置以外からの指示によりリ
セットされたことを、容易、即時、かつ確実に検出する
ことができる。
２０は、従装置１３０が自装置以外からの指示によりリ
セットされたことを、容易、即時、かつ確実に検出する
ことができる。
【００１９】次に、図３に上記従装置１３０の一構成例
を示す。同図に示す従装置１３０は、主装置２０以外
に、自装置内に配設されたリセットキー１３１もしくは
電源投入により作動するパワーオンリセット回路１３２
によっても、内部リセットされるようになっており、リ
セットキー１３１並びにパワーオンリセット回路１３２
の出力は、オアゲート１３３を介して前記リセット信号
ａとしてフリップフロップ１３８のセット端子Ｓに加わ
るようになっている。
を示す。同図に示す従装置１３０は、主装置２０以外
に、自装置内に配設されたリセットキー１３１もしくは
電源投入により作動するパワーオンリセット回路１３２
によっても、内部リセットされるようになっており、リ
セットキー１３１並びにパワーオンリセット回路１３２
の出力は、オアゲート１３３を介して前記リセット信号
ａとしてフリップフロップ１３８のセット端子Ｓに加わ
るようになっている。
【００２０】また、ＢＩＦ（外部バスインタフェース）
３２は、外部バス４０からのデータ入力用のスリーステ
ート・バッファ３２ａ、外部バス４０へのデータ出力用
のスリーステート・バッファ３２ｂ、及びそれらのスリ
ーステート・バッファ３２ａ，３２ｂの制御を行う外部
バス制御回路３２ｃから成っている。そして、スリース
テート・バッファ３２ａの出力がＯＲＣ（リセット指示
検出回路）３６に入力され、スリーステート・バッファ
３２ｂの入力端子にはフリップフロップ１３８のＱ出力
が入力されるようになっている。
３２は、外部バス４０からのデータ入力用のスリーステ
ート・バッファ３２ａ、外部バス４０へのデータ出力用
のスリーステート・バッファ３２ｂ、及びそれらのスリ
ーステート・バッファ３２ａ，３２ｂの制御を行う外部
バス制御回路３２ｃから成っている。そして、スリース
テート・バッファ３２ａの出力がＯＲＣ（リセット指示
検出回路）３６に入力され、スリーステート・バッファ
３２ｂの入力端子にはフリップフロップ１３８のＱ出力
が入力されるようになっている。
【００２１】また、内部バス３４には、前記ＭＰＵ３５
以外に、ＲＯＭ（リード・オンリ・メモリ）１３４、Ｒ
ＡＭ（ランダム・アクセス・メモリ）１３５、及びＩ／
Ｏ（入出力装置）１３６が接続されている。そして、オ
アゲート３７から出力される装置内部のリセット信号ｂ
が、ＭＰＵ３５並びにＩ／Ｏ１３６に入力されるように
なっている。
以外に、ＲＯＭ（リード・オンリ・メモリ）１３４、Ｒ
ＡＭ（ランダム・アクセス・メモリ）１３５、及びＩ／
Ｏ（入出力装置）１３６が接続されている。そして、オ
アゲート３７から出力される装置内部のリセット信号ｂ
が、ＭＰＵ３５並びにＩ／Ｏ１３６に入力されるように
なっている。
【００２２】すなわち、この従装置１３０は、リセット
キー１３１のオンまたは電源投入の操作により、内部リ
セットがかかるようになっており、それらの操作がなさ
れると、オアゲート１３３を介してフリップフロップ１
３８がＨレベルにセットされ、そのフリップフロップ１
３８のセット状態、すなわち、従装置１３０が内部リセ
ットされたことが、ＢＩＦ３２のスリーステート・バッ
ファ３２ｂ並びに外部バス４０を介して主装置２０によ
り読み出される。このことにより、主装置２０は、自己
が予期しない要因により、従装置１３０がリセットされ
たことを検出（認識）することができ、主装置２０は、
その検出後、外部バス４０を介して従装置１３０へリセ
ット命令を送出し、ＢＩＦ３２のスリーステート・バッ
ファ３２ａ並びにＯＲＣ３６を介してフリップフロップ
１３８を再びＬレベルにリセットし、次の従装置１３０
の内部リセットの検出に備える。
キー１３１のオンまたは電源投入の操作により、内部リ
セットがかかるようになっており、それらの操作がなさ
れると、オアゲート１３３を介してフリップフロップ１
３８がＨレベルにセットされ、そのフリップフロップ１
３８のセット状態、すなわち、従装置１３０が内部リセ
ットされたことが、ＢＩＦ３２のスリーステート・バッ
ファ３２ｂ並びに外部バス４０を介して主装置２０によ
り読み出される。このことにより、主装置２０は、自己
が予期しない要因により、従装置１３０がリセットされ
たことを検出（認識）することができ、主装置２０は、
その検出後、外部バス４０を介して従装置１３０へリセ
ット命令を送出し、ＢＩＦ３２のスリーステート・バッ
ファ３２ａ並びにＯＲＣ３６を介してフリップフロップ
１３８を再びＬレベルにリセットし、次の従装置１３０
の内部リセットの検出に備える。
【００２３】続いて、図４に本発明を交換機２００の試
験装置３００に適用した一応用例を示す。試験装置３０
０は、マイクロプロセッサを有する主装置３１０と、そ
の主装置３１０により制御されるＮ個の同じくマイクロ
プロセッサを有する従装置３２０−１，３２０−２，・
・・３２０−Ｎを備えており、主装置３１０とＮ個の従
装置３２０−１，３２０−２，・・・３２０−Ｎとの間
は、外部バスによって接続されている。そして、各従装
置３２０−１，３２０−２，・・・３２０−Ｎは、主装
置３１０から外部バスを介して送信されてくる命令（オ
ーダ：ORDER)により自装置に割り当てられた、交換機２
００の各種保守試験（通話路試験、加入者線試験等）を
行い、その試験結果（アンサー：ANSWER）を外部バスを
介し主装置３１０に返答する。上記構成において、従装
置３１０−１，３１０−２，・・・３１０−Ｎ内には、
図３に示す回路が設けられており、主装置３１０は、上
述と同様にして、外部バスを介し、各従装置３１０−
１，３１０−２，・・・３１０−Ｎが自装置とは独立に
リセットされたことを検出する。
験装置３００に適用した一応用例を示す。試験装置３０
０は、マイクロプロセッサを有する主装置３１０と、そ
の主装置３１０により制御されるＮ個の同じくマイクロ
プロセッサを有する従装置３２０−１，３２０−２，・
・・３２０−Ｎを備えており、主装置３１０とＮ個の従
装置３２０−１，３２０−２，・・・３２０−Ｎとの間
は、外部バスによって接続されている。そして、各従装
置３２０−１，３２０−２，・・・３２０−Ｎは、主装
置３１０から外部バスを介して送信されてくる命令（オ
ーダ：ORDER)により自装置に割り当てられた、交換機２
００の各種保守試験（通話路試験、加入者線試験等）を
行い、その試験結果（アンサー：ANSWER）を外部バスを
介し主装置３１０に返答する。上記構成において、従装
置３１０−１，３１０−２，・・・３１０−Ｎ内には、
図３に示す回路が設けられており、主装置３１０は、上
述と同様にして、外部バスを介し、各従装置３１０−
１，３１０−２，・・・３１０−Ｎが自装置とは独立に
リセットされたことを検出する。
【００２４】尚、上記実施例では、本発明を適用したシ
ステムとして、交換機２００の試験装置３００を例に示
したが、本発明はこれに限定されるものではなく、主装
置が少なくとも１つ以上の従装置を制御するマルチプロ
セッサシステム構成となっている全ての装置に適用可能
なものである。
ステムとして、交換機２００の試験装置３００を例に示
したが、本発明はこれに限定されるものではなく、主装
置が少なくとも１つ以上の従装置を制御するマルチプロ
セッサシステム構成となっている全ての装置に適用可能
なものである。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
従装置内に主装置以外からの指示命令によりリセットさ
れた場合にその事象を記憶する手段を設け、さらに主装
置が従装置内の上記記憶手段の内容を容易に読み出せる
ようにしたので、主装置のソフトウェア処理に多大な負
担をかけることなく、主装置が、自己が制御する全ての
従装置について、各従装置が自己の指示以外からの要因
により自装置とは独立にリセットされたことを、容易、
迅速、かつ確実に検出することが可能になる。
従装置内に主装置以外からの指示命令によりリセットさ
れた場合にその事象を記憶する手段を設け、さらに主装
置が従装置内の上記記憶手段の内容を容易に読み出せる
ようにしたので、主装置のソフトウェア処理に多大な負
担をかけることなく、主装置が、自己が制御する全ての
従装置について、各従装置が自己の指示以外からの要因
により自装置とは独立にリセットされたことを、容易、
迅速、かつ確実に検出することが可能になる。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例であるマルチプロセッサシス
テムの概略構成図である。
テムの概略構成図である。
【図３】従装置の一構成例を示す図である。
【図４】本発明の一応用例である交換機の試験装置のシ
ステム構成図である。
ステム構成図である。
【図５】従来のマルチプロセッサシステムの概略構成図
である。
である。
１ 主装置 ２ 従装置 ２ａ 記憶手段 ２ｂ 通知手段
Claims (3)
- 【請求項１】 主装置（１）が１つ以上の従装置（２）
を制御するマルチプロセッサシステムにおいて、 前記従装置（２）は、前記主装置（１）による指示以外
の要因によりリセットされた場合に、そのリセットされ
た事象を記憶する記憶手段（２ａ）と、 前記主装置（１）からの指示により、前記記憶手段（２
ａ）の記憶内容を前記主装置（１）に通知する通知手段
（２ｂ）と、 を具備することを特徴とするマルチプロセッサシステ
ム。 - 【請求項２】 前記記憶手段（２ａ）は、前記主装置
（１）以外からのセット指示信号によりセットされるフ
リップフロップであることを特徴とする請求項１記載の
マルチプロセッサシステム。 - 【請求項３】 前記フリップフロップは、前記主装置
（１）からのリセット指示信号によりリセットされるこ
とを特徴とする請求項２記載のマイクロプロセッサシス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3269769A JPH05108588A (ja) | 1991-10-17 | 1991-10-17 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3269769A JPH05108588A (ja) | 1991-10-17 | 1991-10-17 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108588A true JPH05108588A (ja) | 1993-04-30 |
Family
ID=17476896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3269769A Pending JPH05108588A (ja) | 1991-10-17 | 1991-10-17 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108588A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018092488A (ja) * | 2016-12-06 | 2018-06-14 | 株式会社リコー | 電子機器、画像形成装置、制御方法、およびプログラム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6115239A (ja) * | 1984-06-30 | 1986-01-23 | Oki Electric Ind Co Ltd | プロセツサ診断方式 |
| JPS62135950A (ja) * | 1985-12-09 | 1987-06-18 | Fujitsu Ltd | 障害状態通知方式 |
-
1991
- 1991-10-17 JP JP3269769A patent/JPH05108588A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6115239A (ja) * | 1984-06-30 | 1986-01-23 | Oki Electric Ind Co Ltd | プロセツサ診断方式 |
| JPS62135950A (ja) * | 1985-12-09 | 1987-06-18 | Fujitsu Ltd | 障害状態通知方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018092488A (ja) * | 2016-12-06 | 2018-06-14 | 株式会社リコー | 電子機器、画像形成装置、制御方法、およびプログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980407 |