JPH0520205A - メモリエラーアドレスの検出回路 - Google Patents
メモリエラーアドレスの検出回路Info
- Publication number
- JPH0520205A JPH0520205A JP3167947A JP16794791A JPH0520205A JP H0520205 A JPH0520205 A JP H0520205A JP 3167947 A JP3167947 A JP 3167947A JP 16794791 A JP16794791 A JP 16794791A JP H0520205 A JPH0520205 A JP H0520205A
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- 238000001514 detection method Methods 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
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- 239000013256 coordination polymer Substances 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
- 230000002779 inactivation Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】メモリエラーの発生したアドレスを検出できる
ようにする。 【構成】メモリアクセスを行なうアドレスＡｉをアドレ
ス記憶レジスタ２に記憶しておき、エラーが発生したと
きはＮＭＩ信号でマルチプレクサ１をアドレス記憶レジ
スタ出力Ａｏに切りかえることによってアドレス記憶レ
ジスタ２の内容を変化させず、そのアドレスＡｅをＣＰ
Ｕ５で読みだす。
ようにする。 【構成】メモリアクセスを行なうアドレスＡｉをアドレ
ス記憶レジスタ２に記憶しておき、エラーが発生したと
きはＮＭＩ信号でマルチプレクサ１をアドレス記憶レジ
スタ出力Ａｏに切りかえることによってアドレス記憶レ
ジスタ２の内容を変化させず、そのアドレスＡｅをＣＰ
Ｕ５で読みだす。
Description
【０００１】
【産業上の利用分野】本発明はメモリエラーアドレスの
検出回路に関する。
検出回路に関する。
【０００２】
【従来の技術】従来メモリエラーの発生したメモリアド
レスを検出するためには、メモリエラーが発生した時に
ノンマスカブル割込信号（Ｎｏｎ Ｍａｓｋａｂｌｅ
Ｉｎｔｅｒｒｕｐｔ信号、以下ＮＭＩ信号という）をＣ
ＰＵに送り、ＣＰＵはＮＭＩ信号を受けるとスタックメ
モリにインストラクション・ポインタ（ＩＰ）やその他
レジスタの内容を書き込み（ＰＵＳＨ）、割り込み処理
ルーチンを実行し、スタックメモリの内容をもとにメモ
リエラーの発生したアドレスを計算して検出していた。
レスを検出するためには、メモリエラーが発生した時に
ノンマスカブル割込信号（Ｎｏｎ Ｍａｓｋａｂｌｅ
Ｉｎｔｅｒｒｕｐｔ信号、以下ＮＭＩ信号という）をＣ
ＰＵに送り、ＣＰＵはＮＭＩ信号を受けるとスタックメ
モリにインストラクション・ポインタ（ＩＰ）やその他
レジスタの内容を書き込み（ＰＵＳＨ）、割り込み処理
ルーチンを実行し、スタックメモリの内容をもとにメモ
リエラーの発生したアドレスを計算して検出していた。
【０００３】
【発明が解決しようとする課題】上述した従来のメモリ
エラーアドレスの検出では、ＣＰＵが命令を先読みして
いる時や命令コードでなくデータとしてメモリから読み
だしを行なっている時にメモリエラーが発生した場合
は、メモリエラーが発生したメモリーアドレスはＩＰか
ら計算したアドレスではないので、実際にメモリエラー
が発生しているメモリアドレスがわからないという問題
があった。すなわち、上記の場合にはどのメモリが故障
しているか検出することができないという問題があっ
た。
エラーアドレスの検出では、ＣＰＵが命令を先読みして
いる時や命令コードでなくデータとしてメモリから読み
だしを行なっている時にメモリエラーが発生した場合
は、メモリエラーが発生したメモリーアドレスはＩＰか
ら計算したアドレスではないので、実際にメモリエラー
が発生しているメモリアドレスがわからないという問題
があった。すなわち、上記の場合にはどのメモリが故障
しているか検出することができないという問題があっ
た。
【０００４】従って本発明の目的は実際にメモリエラー
が発生しているメモリアドレスを確実に検出することの
できる検出回路を提供することにある。
が発生しているメモリアドレスを確実に検出することの
できる検出回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明によるメモリエラ
ーアドレスの検出回路は、メモリアクセスをするアドレ
スを記憶しておくアドレス記憶レジスタと、メモリエラ
ーが発生していないときはＣＰＵからのアドレスを選択
しメモリエラーが発生したときはアドレス記憶レジスタ
からの出力を選択するマルチプレクサと、アドレス記憶
レジスタの出力をメモリエラーアドレスとして取り出す
手段とを有する。
ーアドレスの検出回路は、メモリアクセスをするアドレ
スを記憶しておくアドレス記憶レジスタと、メモリエラ
ーが発生していないときはＣＰＵからのアドレスを選択
しメモリエラーが発生したときはアドレス記憶レジスタ
からの出力を選択するマルチプレクサと、アドレス記憶
レジスタの出力をメモリエラーアドレスとして取り出す
手段とを有する。
【０００６】
【実施例】次に本発明をその実施例について図面を用い
て説明する。
て説明する。
【０００７】図１を参照すると、本発明の一実施例のメ
モリエラーアドレス検出回路はマルチプレクサ１と、そ
の出力を出力線１２を介して入力に受けるアドレス記憶
レジスタ２と、その出力Ａｏを出力線１３を介して入力
に受けるバッファ３と、このバッファ３の活性・不活性
を制御するバッファ制御信号Ｂｃを出力して出力線１１
を介してバッファ３に印加するバッファ制御回路４とを
含む。
モリエラーアドレス検出回路はマルチプレクサ１と、そ
の出力を出力線１２を介して入力に受けるアドレス記憶
レジスタ２と、その出力Ａｏを出力線１３を介して入力
に受けるバッファ３と、このバッファ３の活性・不活性
を制御するバッファ制御信号Ｂｃを出力して出力線１１
を介してバッファ３に印加するバッファ制御回路４とを
含む。
【０００８】この実施例の検出回路が用いられているシ
ステムには、システムのデータバス１４と、アドレスバ
ス７と、これら２つのバス１４・７に接続されているＣ
ＰＵ５と、メモリ制御回路６とを有している。ＣＰＵ５
はメモリアクセスをするアドレスＡｉをアドレスバス７
を介してメモリ制御回路６に加えるとともにマルチプレ
クサ１の第１の入力へも加え、さらにバッファ制御回路
４にも印加する。ＣＰＵ５はさらにシステム制御信号Ｓ
ｃを制御信号線８を介してメモリ制御回路６およびバッ
ファ制御回路４に与える。メモリ制御回路６は、ＮＭＩ
信号をＮＭＩ信号線９によってマルチプレクサ１および
ＣＰＵ５に加え、メモリアクセス信号Ｍａを信号線１０
によってアドレス記憶レジスタ２に印加する。検出回路
内では、アドレス記憶レジスタ２の出力Ａｏをマルチプ
レクサ１の第２の入力に与えている。また検出回路の出
力としてのバッファ３の出力Ａｅはデータバス１４に接
続されている。
ステムには、システムのデータバス１４と、アドレスバ
ス７と、これら２つのバス１４・７に接続されているＣ
ＰＵ５と、メモリ制御回路６とを有している。ＣＰＵ５
はメモリアクセスをするアドレスＡｉをアドレスバス７
を介してメモリ制御回路６に加えるとともにマルチプレ
クサ１の第１の入力へも加え、さらにバッファ制御回路
４にも印加する。ＣＰＵ５はさらにシステム制御信号Ｓ
ｃを制御信号線８を介してメモリ制御回路６およびバッ
ファ制御回路４に与える。メモリ制御回路６は、ＮＭＩ
信号をＮＭＩ信号線９によってマルチプレクサ１および
ＣＰＵ５に加え、メモリアクセス信号Ｍａを信号線１０
によってアドレス記憶レジスタ２に印加する。検出回路
内では、アドレス記憶レジスタ２の出力Ａｏをマルチプ
レクサ１の第２の入力に与えている。また検出回路の出
力としてのバッファ３の出力Ａｅはデータバス１４に接
続されている。
【０００９】次に図１の実施例の動作を図２のタイミン
グチャートをも参照して説明する。
グチャートをも参照して説明する。
【００１０】マルチプレクサ１は、ＮＭＩ信号線９から
のＮＭＩ信号が「０」のときＣＰＵ５からのアドレス信
号Ａｉを選択し、「１」のときはアドレス記憶レジスタ
２の出力Ａｏを選択する。アドレス記憶レジスタ２は、
メモリアクセス信号線１０からのメモリアクセス信号Ｍ
ａが「１」から「０」に変化する時にマルチプレクサ１
の出力を取り込む。
のＮＭＩ信号が「０」のときＣＰＵ５からのアドレス信
号Ａｉを選択し、「１」のときはアドレス記憶レジスタ
２の出力Ａｏを選択する。アドレス記憶レジスタ２は、
メモリアクセス信号線１０からのメモリアクセス信号Ｍ
ａが「１」から「０」に変化する時にマルチプレクサ１
の出力を取り込む。
【００１１】バッファ３は、バッファ制御信号線１１か
らのバッファ制御信号Ｂｃが「１」のときにアドレス記
憶レジスタ２の出力ＡｏをメモリエラーアドレスＡｅと
してシステムデータバス１４に出力する。バッファ制御
回路４は、アドレス記憶レジスタ２に割り当てられたデ
コード条件が成立しかつシステム制御信号ＳｃがＩ／Ｏ
リードを示しているときに、その出力すなわちバッファ
制御信号Ｂｃを「１」として、バッファ３の出力を許可
する。
らのバッファ制御信号Ｂｃが「１」のときにアドレス記
憶レジスタ２の出力ＡｏをメモリエラーアドレスＡｅと
してシステムデータバス１４に出力する。バッファ制御
回路４は、アドレス記憶レジスタ２に割り当てられたデ
コード条件が成立しかつシステム制御信号ＳｃがＩ／Ｏ
リードを示しているときに、その出力すなわちバッファ
制御信号Ｂｃを「１」として、バッファ３の出力を許可
する。
【００１２】メモリエラーが発生していないとき、ＮＭ
Ｉ信号線９のＮＭＩ信号は「０」であり、マルチプレク
サ１はＣＰＵ５からのＣＰＵアドレスＡｉを選択してい
る。このときＣＰＵ５がメモリアクセスを行なうとメモ
リアクセス信号Ｍａが「０」になり、アドレス記憶レジ
スタ２にマルチプレクサ１の出力すなわちＣＰＵ５のＣ
ＰＵアドレスＡｉが記憶される。
Ｉ信号線９のＮＭＩ信号は「０」であり、マルチプレク
サ１はＣＰＵ５からのＣＰＵアドレスＡｉを選択してい
る。このときＣＰＵ５がメモリアクセスを行なうとメモ
リアクセス信号Ｍａが「０」になり、アドレス記憶レジ
スタ２にマルチプレクサ１の出力すなわちＣＰＵ５のＣ
ＰＵアドレスＡｉが記憶される。
【００１３】メモリエラーが発生したことを示すＮＭＩ
信号が「１」になると、マルチプレクサ１はアドレス記
憶レジスタ２の出力アドレスＡｏを選択する。メモリエ
ラーが発生した時のメモリアクセス信号Ｍａが「１」に
変化するときにＮＭＩ信号は「１」に変化し、一度メモ
リエラーが発生すると「１」を保ち続ける。メモリアク
セス信号Ｍａが「０」に変化するとアドレス記憶レジス
タ２はマルチプレクサ１の出力としての自身の出力Ａｏ
を取り込むのでその出力Ａｏは変化しない。すなわち、
エラーが発生した後に、ＣＰＵ５がメモリアクセスを行
なっても、アドレス記憶レジスタ２の内容は変化しな
い。この時アドレス記憶レジスタ２の記憶しているアド
レスＡｏがエラーの発生したメモリアドレスである。
信号が「１」になると、マルチプレクサ１はアドレス記
憶レジスタ２の出力アドレスＡｏを選択する。メモリエ
ラーが発生した時のメモリアクセス信号Ｍａが「１」に
変化するときにＮＭＩ信号は「１」に変化し、一度メモ
リエラーが発生すると「１」を保ち続ける。メモリアク
セス信号Ｍａが「０」に変化するとアドレス記憶レジス
タ２はマルチプレクサ１の出力としての自身の出力Ａｏ
を取り込むのでその出力Ａｏは変化しない。すなわち、
エラーが発生した後に、ＣＰＵ５がメモリアクセスを行
なっても、アドレス記憶レジスタ２の内容は変化しな
い。この時アドレス記憶レジスタ２の記憶しているアド
レスＡｏがエラーの発生したメモリアドレスである。
【００１４】ＣＰＵ５はＮＭＩ信号線９を介してメモリ
制御回路６から送られたＮＭＩ信号が「１」になると割
り込み処理ルーチンを実行する。このルーチン内でＣＰ
Ｕ５はアドレス記憶レジスタ２からのデータ読み出し動
作を行なう。すなわち、ＣＰＵ５からのシステム制御信
号ＳｃはＩ／Ｏリードを行なうことを示し、アドレスＡ
ｉはデコード条件が成立するので、バッファ回路４はそ
の出力制御信号Ｂｃを「１」とする。それを受けてバッ
ファ３はシステムデータバス１４にアドレス記憶レジス
タ２の内容をエラーアドレスＡｅとして出力するので、
ＣＰＵ５はデータバス１４からメモリエラーの発生した
アドレスＡｅを検出することができる。
制御回路６から送られたＮＭＩ信号が「１」になると割
り込み処理ルーチンを実行する。このルーチン内でＣＰ
Ｕ５はアドレス記憶レジスタ２からのデータ読み出し動
作を行なう。すなわち、ＣＰＵ５からのシステム制御信
号ＳｃはＩ／Ｏリードを行なうことを示し、アドレスＡ
ｉはデコード条件が成立するので、バッファ回路４はそ
の出力制御信号Ｂｃを「１」とする。それを受けてバッ
ファ３はシステムデータバス１４にアドレス記憶レジス
タ２の内容をエラーアドレスＡｅとして出力するので、
ＣＰＵ５はデータバス１４からメモリエラーの発生した
アドレスＡｅを検出することができる。
【００１５】
【発明の効果】以上のように本発明によればメモリアク
セスを行なうアドレスをアドレス記憶レジスタに記憶し
ておき、エラーが発生した後はアドレス記憶レジスタの
内容を変化させずＣＰＵで読みだすことによって実際に
メモリエラーの発生したアドレスを検出することができ
るという効果がある。
セスを行なうアドレスをアドレス記憶レジスタに記憶し
ておき、エラーが発生した後はアドレス記憶レジスタの
内容を変化させずＣＰＵで読みだすことによって実際に
メモリエラーの発生したアドレスを検出することができ
るという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１の実施例の動作を示すタイミング図であ
る。
る。
１ マルチプレクサ
２ アドレス記憶レジスタ
３ バッファ
４ バッファ制御回路
５ ＣＰＵ
６ メモリ制御回路
７ アドレスバス
８ システム制御信号（Ｓｃ）線
９ ＮＭＩ（Ｎｏｎ Ｍａｓｋａｂｌｅ Ｉｎｔｅｒ
ｒｕｐｔ）信号線 １０ メモリアクセス信号（Ｍａ）線 １１ バッファ制御信号（Ｂｃ）線 １２ マルチプレクサ出力信号線 １３ アドレス記憶レジスタ出力（Ａｏ）線 １４ システムデータバス
ｒｕｐｔ）信号線 １０ メモリアクセス信号（Ｍａ）線 １１ バッファ制御信号（Ｂｃ）線 １２ マルチプレクサ出力信号線 １３ アドレス記憶レジスタ出力（Ａｏ）線 １４ システムデータバス
Claims (5)
- 【請求項１】 第１および第２の入力を受けてその１方
を出力するマルチプレクサと、前記マルチプレクサの出
力を受けるアドレス記憶レジスタと、前記マルチプレク
サに前記第１の入力としてＣＰＵからのアドレス信号を
加える手段と、前記マルチプレクサに前記第２の入力と
して前記アドレス記憶レジスタの出力を加える手段と、
メモリエラーが発生していないときは前記マルチプレク
サに前記第１の入力を出力させメモリエラーが発生した
ときは前記マルチプレクサに前記第２の入力を出力させ
るような制御信号を前記マルチプレクサに与える手段
と、前記メモリエラーが発生したとき前記アドレス記憶
レジスタの出力をデータバスに転送する手段とを有する
メモリエラーアドレスの検出回路。 - 【請求項２】 前記制御信号はメモリ制御回路からのノ
ンマスカブル割込み信号である請求項１記載のメモリエ
ラーアドレスの検出回路。 - 【請求項３】 前記アドレス記憶レジスタは前記メモリ
制御回路からのメモリアクセス信号に応答して前記マル
チプレクサの出力を取り込む請求項２記載のメモリエラ
ーアドレスの検出回路。 - 【請求項４】 前記アドレス記憶レジスタの出力をデー
タバスに転送する手段は、前記アドレス記憶レジスタと
前記データバスとの間に接続されたバッファと前記バッ
ファの動作を制御するバッファ制御回路とを含む請求項
１記載のメモリエラーアドレスの検出回路。 - 【請求項５】 メモリアクセスをするアドレスを記憶し
ておくアドレス記憶レジスタと、メモリエラーが発生し
ていないときは前記メモリアクセスをするアドレスを選
択しメモリエラーが発生したときは前記アドレス記憶レ
ジスタからの出力を選択するマルチプレクサと、前記ア
ドレス記憶レジスタの出力をメモリエラーアドレスとし
て取り出す手段とを有するメモリエラーアドレスの検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167947A JPH0520205A (ja) | 1991-07-09 | 1991-07-09 | メモリエラーアドレスの検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167947A JPH0520205A (ja) | 1991-07-09 | 1991-07-09 | メモリエラーアドレスの検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520205A true JPH0520205A (ja) | 1993-01-29 |
Family
ID=15858999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3167947A Pending JPH0520205A (ja) | 1991-07-09 | 1991-07-09 | メモリエラーアドレスの検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520205A (ja) |
-
1991
- 1991-07-09 JP JP3167947A patent/JPH0520205A/ja active Pending
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