JPH11175108A - 二重化コンピュータ装置 - Google Patents
二重化コンピュータ装置Info
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- JPH11175108A JPH11175108A JP9346106A JP34610697A JPH11175108A JP H11175108 A JPH11175108 A JP H11175108A JP 9346106 A JP9346106 A JP 9346106A JP 34610697 A JP34610697 A JP 34610697A JP H11175108 A JPH11175108 A JP H11175108A
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Abstract
(57)【要約】
【課題】 正常動作のＣＰＵ部が停止することがない二
重化コンピュータ装置を実現することを目的にする。 【解決手段】 本発明は、第１のＣＰＵと第１のウォッ
チドックタイマとからなる第１のＣＰＵ部と、第２のＣ
ＰＵと第２のウォッチドックタイマとからなる第２のＣ
ＰＵ部とを有し、第１のＣＰＵ部と第２のＣＰＵ部と
が、制御側、待機側となり、同期運転を行い、ウォッチ
ドックタイマにより異常検出し、ＣＰＵ部を停止させる
二重化コンピュータ装置に改良加えたものである。本装
置は、制御側のＣＰＵ部より待機側のＣＰＵ部のウォッ
チドックタイマの監視時間を長くしたことを特徴とする
装置である。
重化コンピュータ装置を実現することを目的にする。 【解決手段】 本発明は、第１のＣＰＵと第１のウォッ
チドックタイマとからなる第１のＣＰＵ部と、第２のＣ
ＰＵと第２のウォッチドックタイマとからなる第２のＣ
ＰＵ部とを有し、第１のＣＰＵ部と第２のＣＰＵ部と
が、制御側、待機側となり、同期運転を行い、ウォッチ
ドックタイマにより異常検出し、ＣＰＵ部を停止させる
二重化コンピュータ装置に改良加えたものである。本装
置は、制御側のＣＰＵ部より待機側のＣＰＵ部のウォッ
チドックタイマの監視時間を長くしたことを特徴とする
装置である。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、プラント
の制御に用いられる分散形制御システムに適用される二
重化コンピュータ装置に関し、特に、ＣＰＵの異常，暴
走を検出する二重化コンピュータ装置に関するものであ
る。
の制御に用いられる分散形制御システムに適用される二
重化コンピュータ装置に関し、特に、ＣＰＵの異常，暴
走を検出する二重化コンピュータ装置に関するものであ
る。
【０００２】
【従来の技術】例えば、プラントの制御に用いられる二
重化コンピュータ装置は、故障が起きても連続運転が継
続できるように、ＣＰＵ等を二重化して構成している。
重化コンピュータ装置は、故障が起きても連続運転が継
続できるように、ＣＰＵ等を二重化して構成している。
【０００３】このような装置では、２つのＣＰＵが同じ
プログラムを同期を取りながら実行し、外部装置の制御
は、制御側のＣＰＵが行い、万一制御側のＣＰＵが故障
した場合、待機側のＣＰＵに制御を引き継ぎ、制御動作
の連続性を保持している。
プログラムを同期を取りながら実行し、外部装置の制御
は、制御側のＣＰＵが行い、万一制御側のＣＰＵが故障
した場合、待機側のＣＰＵに制御を引き継ぎ、制御動作
の連続性を保持している。
【０００４】以上のような装置の故障の検出方法は、常
時動作する監視用タイマを設け、ＣＰＵあるいはソフト
が正常に動作していれば、監視時間内の一定時間内に定
周期でこのタイマをリセットする。そして、異常／暴走
発生時には、ＣＰＵあるいはソフトがタイマをリセット
できずに、タイムアップすることにより、異常検出を行
っている。このようなタイマは一般にウォッチドックタ
イマと呼ばれている。
時動作する監視用タイマを設け、ＣＰＵあるいはソフト
が正常に動作していれば、監視時間内の一定時間内に定
周期でこのタイマをリセットする。そして、異常／暴走
発生時には、ＣＰＵあるいはソフトがタイマをリセット
できずに、タイムアップすることにより、異常検出を行
っている。このようなタイマは一般にウォッチドックタ
イマと呼ばれている。
【０００５】
【発明が解決しようとする課題】このような装置では以
下の問題点があった。このような装置の動作を図３に示
し、以下に説明する。ここで、ＣＰＵ装置１が制御側
で、ＣＰＵ装置２が待機側である。ＣＰＵ装置１とＣＰ
Ｕ装置２は、同期合わせを行っている。そして、ウォッ
チドックタイマ（以下ＷＤＴ）がａ時点でリセットされ
る。
下の問題点があった。このような装置の動作を図３に示
し、以下に説明する。ここで、ＣＰＵ装置１が制御側
で、ＣＰＵ装置２が待機側である。ＣＰＵ装置１とＣＰ
Ｕ装置２は、同期合わせを行っている。そして、ウォッ
チドックタイマ（以下ＷＤＴ）がａ時点でリセットされ
る。
【０００６】リセット後にＣＰＵ装置１にｂ時点で異常
が発生した場合、ＣＰＵ装置１とＣＰＵ装置２の同期が
ずれて（ｃ時点）、ＣＰＵ装置２は、ＣＰＵ装置１の状
態監視を行う。ＣＰＵ装置１のＷＤＴが、Ｔ１時間経過
後、ｄ時点でＣＰＵ装置１を停止させる。ＣＰＵ装置２
は、ＣＰＵ装置１の状態監視で停止を検出し、制御側へ
移行する（ｅ時点）。このとき、ＣＰＵ装置２のＷＤＴ
がＴ１時間経過し、ＣＰＵ装置２を停止させる。つま
り、このような場合、ＣＰＵ装置１，ＣＰＵ装置２とも
停止してしまう。
が発生した場合、ＣＰＵ装置１とＣＰＵ装置２の同期が
ずれて（ｃ時点）、ＣＰＵ装置２は、ＣＰＵ装置１の状
態監視を行う。ＣＰＵ装置１のＷＤＴが、Ｔ１時間経過
後、ｄ時点でＣＰＵ装置１を停止させる。ＣＰＵ装置２
は、ＣＰＵ装置１の状態監視で停止を検出し、制御側へ
移行する（ｅ時点）。このとき、ＣＰＵ装置２のＷＤＴ
がＴ１時間経過し、ＣＰＵ装置２を停止させる。つま
り、このような場合、ＣＰＵ装置１，ＣＰＵ装置２とも
停止してしまう。
【０００７】このような対策として、待機側は、制御側
の状態を監視しているプログラムのループで、ＷＤＴの
リセットを行えばこの問題を回避することができる。し
かし、なんらかの原因で、このプログラムが実行された
場合に、正常に動作していないにも関わらず、ＷＤＴが
リセットされ、異常が検出できない場合が起こりうるた
め、危険である。
の状態を監視しているプログラムのループで、ＷＤＴの
リセットを行えばこの問題を回避することができる。し
かし、なんらかの原因で、このプログラムが実行された
場合に、正常に動作していないにも関わらず、ＷＤＴが
リセットされ、異常が検出できない場合が起こりうるた
め、危険である。
【０００８】そこで、本発明の目的は、正常動作のＣＰ
Ｕ部が停止することがない二重化コンピュータ装置を実
現することにある。
Ｕ部が停止することがない二重化コンピュータ装置を実
現することにある。
【０００９】
【課題を解決するための手段】本発明は、少なくとも第
１のＣＰＵと第１のウォッチドックタイマとからなる第
１のＣＰＵ部と、少なくとも第２のＣＰＵと第２のウォ
ッチドックタイマとからなる第２のＣＰＵ部とを有し、
第１のＣＰＵ部と第２のＣＰＵ部とが、制御側、待機側
となり、同期運転を行い、ウォッチドックタイマにより
異常検出し、ＣＰＵ部を停止させる二重化コンピュータ
装置において、制御側のＣＰＵ部より待機側のＣＰＵ部
のウォッチドックタイマの監視時間を長くしたことを特
徴とするものである。
１のＣＰＵと第１のウォッチドックタイマとからなる第
１のＣＰＵ部と、少なくとも第２のＣＰＵと第２のウォ
ッチドックタイマとからなる第２のＣＰＵ部とを有し、
第１のＣＰＵ部と第２のＣＰＵ部とが、制御側、待機側
となり、同期運転を行い、ウォッチドックタイマにより
異常検出し、ＣＰＵ部を停止させる二重化コンピュータ
装置において、制御側のＣＰＵ部より待機側のＣＰＵ部
のウォッチドックタイマの監視時間を長くしたことを特
徴とするものである。
【００１０】このような本発明では、制御側のＣＰＵ部
より、待機側のＣＰＵ部のウォッチドックタイマの時間
を長くする。そして、ウォッチドックタイマにより、Ｃ
ＰＵ部の停止を行う。
より、待機側のＣＰＵ部のウォッチドックタイマの時間
を長くする。そして、ウォッチドックタイマにより、Ｃ
ＰＵ部の停止を行う。
【００１１】
【発明の実施の形態】以下図面を用いて本発明を説明す
る。図１は本発明の一実施例を示した構成図である。
る。図１は本発明の一実施例を示した構成図である。
【００１２】図において、ＣＰＵ装置１，２は、バス３
に接続し、バス３を介してフラグのやり取りを行い、二
重化運転を行っている。
に接続し、バス３を介してフラグのやり取りを行い、二
重化運転を行っている。
【００１３】ＣＰＵ装置１，２は、ＣＰＵ１１，２１と
メモリ１２，２２とＷＤＴ１３，２３からなる。ＣＰＵ
装置１，２は、どちらが制御側であるかを示す信号ＤＣ
Ｓ０を待機側となるＣＰＵ装置に出力すると共に、自分
が動作していることを示す信号ＣＰＵＲＤＹ０を相手Ｃ
ＰＵ装置に出力している。
メモリ１２，２２とＷＤＴ１３，２３からなる。ＣＰＵ
装置１，２は、どちらが制御側であるかを示す信号ＤＣ
Ｓ０を待機側となるＣＰＵ装置に出力すると共に、自分
が動作していることを示す信号ＣＰＵＲＤＹ０を相手Ｃ
ＰＵ装置に出力している。
【００１４】ＣＰＵ１１，２１は、メモリ１２，２２か
らプログラムを読み込んで、演算を行うと共に、相手メ
モリ２２，１２にバス３を介してフラグを書き込んで、
同期運転を行う。ＷＤＴ１３，２３は、待機側のとき、
制御側より長時間に設定され、ＣＰＵ１１，１２により
リセットされると共に、一定時間経過後にＣＰＵ１１，
１２を停止させる。
らプログラムを読み込んで、演算を行うと共に、相手メ
モリ２２，１２にバス３を介してフラグを書き込んで、
同期運転を行う。ＷＤＴ１３，２３は、待機側のとき、
制御側より長時間に設定され、ＣＰＵ１１，１２により
リセットされると共に、一定時間経過後にＣＰＵ１１，
１２を停止させる。
【００１５】このような装置の動作を以下で説明する。
図２は、図１の装置の動作を説明する図である。ここ
で、ＣＰＵ装置１を制御側、ＣＰＵ装置２を待機側とす
る。ＣＰＵ装置１は、自分が制御側であることを示す信
号ＤＣＳ０をＣＰＵ装置２に出力する。これにより、Ｃ
ＰＵ装置２は待機側として動作する。また、この信号Ｄ
ＣＳ０により、ＷＤＴ２３の監視時間は、ＷＤＴ１３の
Ｔ１時間より長い時間、例えば２倍のＴ２時間に設定さ
れる。
図２は、図１の装置の動作を説明する図である。ここ
で、ＣＰＵ装置１を制御側、ＣＰＵ装置２を待機側とす
る。ＣＰＵ装置１は、自分が制御側であることを示す信
号ＤＣＳ０をＣＰＵ装置２に出力する。これにより、Ｃ
ＰＵ装置２は待機側として動作する。また、この信号Ｄ
ＣＳ０により、ＷＤＴ２３の監視時間は、ＷＤＴ１３の
Ｔ１時間より長い時間、例えば２倍のＴ２時間に設定さ
れる。
【００１６】そして、ＣＰＵ１１は、予め決められた同
期合わせポイントに進むと、相手のメモリ２２の同期合
わせエリア（領域）にポイントに到達したことを示すフ
ラグ、例えば、”１”，”２”等を書き込む。
期合わせポイントに進むと、相手のメモリ２２の同期合
わせエリア（領域）にポイントに到達したことを示すフ
ラグ、例えば、”１”，”２”等を書き込む。
【００１７】そして、同期待ちルーチンに進んで、相手
から自分のメモリ１２の同期合わせエリアにフラグが書
き込まれるのを待つ。フラグが書き込まれるのが確認で
きたら、次のプログラムに進む。
から自分のメモリ１２の同期合わせエリアにフラグが書
き込まれるのを待つ。フラグが書き込まれるのが確認で
きたら、次のプログラムに進む。
【００１８】同様に、ＣＰＵ２１は、予め決められた同
期合わせポイントに進むと、相手のメモリ１２の同期合
わせエリア（領域）のポイントに到達したことを示すフ
ラグを書き込む。
期合わせポイントに進むと、相手のメモリ１２の同期合
わせエリア（領域）のポイントに到達したことを示すフ
ラグを書き込む。
【００１９】そして、同期待ちルーチンに進んで、相手
から自分のメモリ２２の同期合わせエリアにフラグが書
き込まれるのを待つ。フラグが書き込まれるのが確認で
きたら、次のプログラムに進む。
から自分のメモリ２２の同期合わせエリアにフラグが書
き込まれるのを待つ。フラグが書き込まれるのが確認で
きたら、次のプログラムに進む。
【００２０】このように、相手のＣＰＵ装置１，２のメ
モリ１２，２２にフラグを書き込みをして、同期運転を
行う。
モリ１２，２２にフラグを書き込みをして、同期運転を
行う。
【００２１】上記の同期動作の途中のプログラムで、例
えば、ａ時点で、ＷＤＴ１３，２３をリセットする信号
がＣＰＵ１１，２１により出力される。そして、ＷＤＴ
１３，２３は、リセットされ、再び、タイマとして動作
する。
えば、ａ時点で、ＷＤＴ１３，２３をリセットする信号
がＣＰＵ１１，２１により出力される。そして、ＷＤＴ
１３，２３は、リセットされ、再び、タイマとして動作
する。
【００２２】そして、ｂ時点で、ＣＰＵ装置１で、異常
が発生し、同期ができなくなると、ＣＰＵ装置２は、Ｃ
ＰＵ装置１の状態（信号ＣＰＵＲＤＹ０）を監視する
（ｃ時点）。ｂ時点からｔ１時間後に、ＣＰＵ装置１の
ＷＤＴ１３は、ａ時点からＴ１時間経過したので、ＣＰ
Ｕ装置１を停止させる。ＣＰＵ装置２は、ＣＰＵ装置１
の状態監視で、信号ＣＰＵＲＤＹ０が検出できなくなっ
たことにより、ＣＰＵ装置１の停止を検出し、制御側へ
移行する（ｅ時点）。
が発生し、同期ができなくなると、ＣＰＵ装置２は、Ｃ
ＰＵ装置１の状態（信号ＣＰＵＲＤＹ０）を監視する
（ｃ時点）。ｂ時点からｔ１時間後に、ＣＰＵ装置１の
ＷＤＴ１３は、ａ時点からＴ１時間経過したので、ＣＰ
Ｕ装置１を停止させる。ＣＰＵ装置２は、ＣＰＵ装置１
の状態監視で、信号ＣＰＵＲＤＹ０が検出できなくなっ
たことにより、ＣＰＵ装置１の停止を検出し、制御側へ
移行する（ｅ時点）。
【００２３】このとき、同期ずれ（ｃ時点）から制御側
への移行（ｅ時点）までのｔ２時間は、Ｔ１より長い可
能性があるが、ＷＤＴ２３の監視時間Ｔ２より短い。こ
れにより、ＣＰＵ装置１，２の両側停止を回避する。
への移行（ｅ時点）までのｔ２時間は、Ｔ１より長い可
能性があるが、ＷＤＴ２３の監視時間Ｔ２より短い。こ
れにより、ＣＰＵ装置１，２の両側停止を回避する。
【００２４】また、異常の発生が、待機側であるＣＰＵ
装置２の場合、同期動作がずれても、制御は動作を継続
する。ＷＤＴ２３の監視時間を長くした影響は、待機側
であるＣＰＵ装置２が異常発生から停止するまでの時間
が延びただけで全体の動作に影響はない。
装置２の場合、同期動作がずれても、制御は動作を継続
する。ＷＤＴ２３の監視時間を長くした影響は、待機側
であるＣＰＵ装置２が異常発生から停止するまでの時間
が延びただけで全体の動作に影響はない。
【００２５】なお、本発明はこれに限定されるものでは
なく、ＷＤＴ１３，２３の監視時間の設定を制御／待機
信号（ＤＣＳ０）ではなく、プログラムにより、ＷＤＴ
１３，２３の監視時間を設定する構成でもよい。
なく、ＷＤＴ１３，２３の監視時間の設定を制御／待機
信号（ＤＣＳ０）ではなく、プログラムにより、ＷＤＴ
１３，２３の監視時間を設定する構成でもよい。
【００２６】また、従来と異なりＷＤＴ２３のリセット
を同期合わせ時のリセットのみとしたが、従来と同様
に、状態監視になった時（ｃ時点）において、ＷＤＴ２
３をリセットする構成にしてもよい。
を同期合わせ時のリセットのみとしたが、従来と同様
に、状態監視になった時（ｃ時点）において、ＷＤＴ２
３をリセットする構成にしてもよい。
【００２７】そして、ＣＰＵ装置１が制御側で、ＣＰＵ
装置２が待機側である構成を示したが、二重化コンピュ
ータ装置の起動時にどちが制御側、待機側になるのかを
決める構成でもよい。
装置２が待機側である構成を示したが、二重化コンピュ
ータ装置の起動時にどちが制御側、待機側になるのかを
決める構成でもよい。
【００２８】
【発明の効果】本発明によれば、以下のような効果があ
る。制御側のＣＰＵ部のウォッチドックタイマより、待
機側のＣＰＵ部のウォッチドックタイマの監視時間を長
くしたので、制御側のＣＰＵ部がウォッチドックタイマ
により停止後に、同時に待機側のＣＰＵ部が停止するこ
とがない。つまり、待機側のＣＰＵ部が正常動作にも関
わらず、両ＣＰＵ部が停止することを防止することがで
きる。
る。制御側のＣＰＵ部のウォッチドックタイマより、待
機側のＣＰＵ部のウォッチドックタイマの監視時間を長
くしたので、制御側のＣＰＵ部がウォッチドックタイマ
により停止後に、同時に待機側のＣＰＵ部が停止するこ
とがない。つまり、待機側のＣＰＵ部が正常動作にも関
わらず、両ＣＰＵ部が停止することを防止することがで
きる。
【００２９】また、プログラムに危険なループを作らず
に、両ＣＰＵ部の停止を防止することができる。
に、両ＣＰＵ部の停止を防止することができる。
【図１】本発明の一実施例を示した構成図である。
【図２】図１の装置の動作を説明する図である。
【図３】従来の二重化コンピュータ装置の動作を説明す
る図である。
る図である。
１ ＣＰＵ装置 ２ ＣＰＵ装置 ３ バス １１ ＣＰＵ １２ メモリ １３ ＷＤＴ ２１ ＣＰＵ ２２ メモリ ２３ ＷＤＴ
Claims (3)
- 【請求項１】 少なくとも第１のＣＰＵと第１のウォッ
チドックタイマとからなる第１のＣＰＵ部と、 少なくとも第２のＣＰＵと第２のウォッチドックタイマ
とからなる第２のＣＰＵ部とを有し、第１のＣＰＵ部と
第２のＣＰＵ部とが、制御側、待機側となり、同期運転
を行い、ウォッチドックタイマにより異常検出し、ＣＰ
Ｕ部を停止させる二重化コンピュータ装置において、 制御側のＣＰＵ部より待機側のＣＰＵ部のウォッチドッ
クタイマの監視時間を長くしたことを特徴とする二重化
コンピュータ装置。 - 【請求項２】 ウォッチドックタイマの監視時間を制御
／待機信号により設定することを特徴とする請求項１記
載の二重化コンピュータ装置。 - 【請求項３】 第１のＣＰＵ部と第２のＣＰＵ部とにそ
れぞれメモリが設けられ、相手メモリに書き込みことに
より同期を図ることを特徴とする請求項１または２記載
の二重化コンピュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34610697A JP3536293B2 (ja) | 1997-12-16 | 1997-12-16 | 二重化コンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34610697A JP3536293B2 (ja) | 1997-12-16 | 1997-12-16 | 二重化コンピュータ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11175108A true JPH11175108A (ja) | 1999-07-02 |
| JP3536293B2 JP3536293B2 (ja) | 2004-06-07 |
Family
ID=18381184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34610697A Expired - Lifetime JP3536293B2 (ja) | 1997-12-16 | 1997-12-16 | 二重化コンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3536293B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007280313A (ja) * | 2006-04-12 | 2007-10-25 | Yokogawa Electric Corp | 冗長化システム |
| JP2007334663A (ja) * | 2006-06-15 | 2007-12-27 | Hitachi Ltd | 二重系システム |
| US7428660B2 (en) | 2004-12-20 | 2008-09-23 | Nec Corporation | Starting control method, duplex platform system, and information processor |
| JP2012060842A (ja) * | 2010-09-13 | 2012-03-22 | Denso Corp | 車両用電子制御装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102860580B1 (ko) | 2019-09-11 | 2025-09-15 | 주식회사 엘지에너지솔루션 | 워치독 시스템, 워치독 방법, 및 워치독 시스템을 포함하는 배터리 관리 시스템 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3128559U (ja) | 2006-10-12 | 2007-01-18 | 株式会社タナカ産業 | 手提紐付き紙袋 |
-
1997
- 1997-12-16 JP JP34610697A patent/JP3536293B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7428660B2 (en) | 2004-12-20 | 2008-09-23 | Nec Corporation | Starting control method, duplex platform system, and information processor |
| JP2007280313A (ja) * | 2006-04-12 | 2007-10-25 | Yokogawa Electric Corp | 冗長化システム |
| JP2007334663A (ja) * | 2006-06-15 | 2007-12-27 | Hitachi Ltd | 二重系システム |
| JP2012060842A (ja) * | 2010-09-13 | 2012-03-22 | Denso Corp | 車両用電子制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3536293B2 (ja) | 2004-06-07 |
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|---|---|---|---|
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