JPH05312835A - ディジタルオシロスコープのトリガ装置 - Google Patents
ディジタルオシロスコープのトリガ装置Info
- Publication number
- JPH05312835A JPH05312835A JP4121620A JP12162092A JPH05312835A JP H05312835 A JPH05312835 A JP H05312835A JP 4121620 A JP4121620 A JP 4121620A JP 12162092 A JP12162092 A JP 12162092A JP H05312835 A JPH05312835 A JP H05312835A
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- JP
- Japan
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- trigger
- circuit
- jitter
- signal
- delay
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Abstract
(57)【要約】
【目的】 ディジタルオシロスコープにおいて、トリガ
点間の時間差を高精度に検出するようにしたトリガ装置
を提供する。 【構成】 アナログ信号が入力されると、プリアンプ２
のトリガピックオフ出力から第１のトリガ回路５でトリ
ガを検出する。トリガ信号とクロック制御部８で生成さ
れるサンプルクロックとのジッタを第１のジッタ検出回
路１２で検出する。一定の遅延を遅延回路９で得ると、
プリアンプ２のトリガピックオフ出力から第２のトリガ
回路６でトリガを検出する。トリガ信号とサンプルクロ
ックとのジッタを第２のジッタ検出回路１３で検出す
る。第１、第２のトリガ回路５、６のシーケンスはトリ
ガ制御回路７で制御する。両トリガのジッタ検出を独立
して行い、両ジッタ値と遅延回路９の遅延時間とにより
トリガがかかった両ポイントの時間差を検出する。
点間の時間差を高精度に検出するようにしたトリガ装置
を提供する。 【構成】 アナログ信号が入力されると、プリアンプ２
のトリガピックオフ出力から第１のトリガ回路５でトリ
ガを検出する。トリガ信号とクロック制御部８で生成さ
れるサンプルクロックとのジッタを第１のジッタ検出回
路１２で検出する。一定の遅延を遅延回路９で得ると、
プリアンプ２のトリガピックオフ出力から第２のトリガ
回路６でトリガを検出する。トリガ信号とサンプルクロ
ックとのジッタを第２のジッタ検出回路１３で検出す
る。第１、第２のトリガ回路５、６のシーケンスはトリ
ガ制御回路７で制御する。両トリガのジッタ検出を独立
して行い、両ジッタ値と遅延回路９の遅延時間とにより
トリガがかかった両ポイントの時間差を検出する。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号の周期、
立上り時間等の測定に用いるディジタルオシロスコープ
のトリガ装置に関する。
立上り時間等の測定に用いるディジタルオシロスコープ
のトリガ装置に関する。
【０００２】
【従来の技術】ディジタルオシロスコープはアナログ信
号のトリガを一定時間おいて検出し、アナログ信号にト
リガをかけてＡ／Ｄ変換したデータをメモリに記憶し、
表示するようになっている。
号のトリガを一定時間おいて検出し、アナログ信号にト
リガをかけてＡ／Ｄ変換したデータをメモリに記憶し、
表示するようになっている。
【０００３】図３は従来のディジタルオシロスコープの
トリガ装置の構成を示している。図３において、１はア
ナログ信号に対して減衰を与える減衰器、２は減衰され
たアナログ信号を増幅するプリアンプ、３は増幅された
アナログ信号をディジタル信号に変換するＡ／Ｄ変換
器、４は変換後のデータを格納するデータメモリ、５と
６はプリアンプ２からのトリガピックオフ出力によりト
リガ検出を行い、トリガ信号を出力する第１と第２のト
リガ回路、７は第１と第２のトリガ回路５と６を制御す
るトリガ制御回路、８はサンプルクロックを生成するク
ロック制御部、９はトリガ制御回路７の制御により起動
し、トリガ制御回路７に遅延信号を出力する遅延回路、
１０は第１のトリガ回路５、若しくは第２のトリガ回路
６から出力されるトリガ信号と、クロック制御部８で生
成されるサンプルクロックとからジッタを検出するジッ
タ検出回路、１１は第１のトリガ回路５と第２のトリガ
回路６のトリガ信号を選択的にジッタ検出回路１０に入
力させるスイッチであり、ＣＰＵ（図示省略）により制
御される。
トリガ装置の構成を示している。図３において、１はア
ナログ信号に対して減衰を与える減衰器、２は減衰され
たアナログ信号を増幅するプリアンプ、３は増幅された
アナログ信号をディジタル信号に変換するＡ／Ｄ変換
器、４は変換後のデータを格納するデータメモリ、５と
６はプリアンプ２からのトリガピックオフ出力によりト
リガ検出を行い、トリガ信号を出力する第１と第２のト
リガ回路、７は第１と第２のトリガ回路５と６を制御す
るトリガ制御回路、８はサンプルクロックを生成するク
ロック制御部、９はトリガ制御回路７の制御により起動
し、トリガ制御回路７に遅延信号を出力する遅延回路、
１０は第１のトリガ回路５、若しくは第２のトリガ回路
６から出力されるトリガ信号と、クロック制御部８で生
成されるサンプルクロックとからジッタを検出するジッ
タ検出回路、１１は第１のトリガ回路５と第２のトリガ
回路６のトリガ信号を選択的にジッタ検出回路１０に入
力させるスイッチであり、ＣＰＵ（図示省略）により制
御される。
【０００４】以上の構成について、以下、その動作とと
もに更に詳細に説明する。減衰器１、プリアンプ２でア
ナログ信号を適度な大きさに変換し、Ａ／Ｄ変換器３で
ディジタル信号に変換してデータメモリ４に格納する。
もに更に詳細に説明する。減衰器１、プリアンプ２でア
ナログ信号を適度な大きさに変換し、Ａ／Ｄ変換器３で
ディジタル信号に変換してデータメモリ４に格納する。
【０００５】今、データ入力前にトリガ回路６をフリー
ランに設定すると、ＣＰＵはスイッチ１１が第１のトリ
ガ回路５とジッタ検出回路１０を接続するように設定す
る。そして、上記のようにアナログ信号が入力した後、
トリガ制御回路７がクロック制御部８で生成されるサン
プルクロックをカウントする。トリガ制御回路７がプリ
トリガのデータを取り込むと、トリガイネーブル信号を
第１のトリガ回路５に出力するとともに、遅延回路９を
起動する。これにより第１のトリガ回路５はプリアンプ
２からのトリガピックオフ出力によりトリガを検出し、
トリガ信号Ａを出力する。このトリガ信号Ａはスイッチ
１１を介してジッタ検出回路１０に入力され、ジッタ検
出回路１０でサンプルクロックとのジッタを検出する。
トリガ制御回路７が遅延回路９からの遅延終了の信号を
受信すると、第２のトリガ回路６にトリガイネーブル信
号を出力する。これにより第２のトリガ回路６はプリア
ンプ２からのトリガピックオフ出力によりトリガ検出を
開始し、トリガ検出によりトリガ信号Ｂを出力する。上
記フリーラン以外ではＣＰＵ制御によりスイッチ１１が
第２のトリガ回路６とジッタ検出回路１０を接続してい
るので、第２のトリガ回路６から出力されるトリガ信号
Ｂとサンプルクロックとのジッタを検出する。トリガ制
御回路７はサンプルクロックのカウントによりポストト
リガのデータを取り込むと、データ取り込みを終了させ
る。
ランに設定すると、ＣＰＵはスイッチ１１が第１のトリ
ガ回路５とジッタ検出回路１０を接続するように設定す
る。そして、上記のようにアナログ信号が入力した後、
トリガ制御回路７がクロック制御部８で生成されるサン
プルクロックをカウントする。トリガ制御回路７がプリ
トリガのデータを取り込むと、トリガイネーブル信号を
第１のトリガ回路５に出力するとともに、遅延回路９を
起動する。これにより第１のトリガ回路５はプリアンプ
２からのトリガピックオフ出力によりトリガを検出し、
トリガ信号Ａを出力する。このトリガ信号Ａはスイッチ
１１を介してジッタ検出回路１０に入力され、ジッタ検
出回路１０でサンプルクロックとのジッタを検出する。
トリガ制御回路７が遅延回路９からの遅延終了の信号を
受信すると、第２のトリガ回路６にトリガイネーブル信
号を出力する。これにより第２のトリガ回路６はプリア
ンプ２からのトリガピックオフ出力によりトリガ検出を
開始し、トリガ検出によりトリガ信号Ｂを出力する。上
記フリーラン以外ではＣＰＵ制御によりスイッチ１１が
第２のトリガ回路６とジッタ検出回路１０を接続してい
るので、第２のトリガ回路６から出力されるトリガ信号
Ｂとサンプルクロックとのジッタを検出する。トリガ制
御回路７はサンプルクロックのカウントによりポストト
リガのデータを取り込むと、データ取り込みを終了させ
る。
【０００６】このように上記従来のディジタルオシロス
コープのトリガ装置では、一つのジッタ検出回路１０を
切り替えて使用するため、第１、第２のトリガ回路５、
６のどちらか一方のトリガ信号のジッタしか検出するこ
とができず、上記両トリガ点Ａ、Ｂの時間差はトリガ点
に近接するサンプリング点間の時間差で計測していた。
コープのトリガ装置では、一つのジッタ検出回路１０を
切り替えて使用するため、第１、第２のトリガ回路５、
６のどちらか一方のトリガ信号のジッタしか検出するこ
とができず、上記両トリガ点Ａ、Ｂの時間差はトリガ点
に近接するサンプリング点間の時間差で計測していた。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来のデジタルオシロスコープのトリガ装置では、サンプ
リング点が離散点であるため、第１と第２のトリガ回路
５と６により検出するトリガ点の時間差の計測には、サ
ンプルクロックの周期の最大２倍の誤差が生じるという
問題があった。
来のデジタルオシロスコープのトリガ装置では、サンプ
リング点が離散点であるため、第１と第２のトリガ回路
５と６により検出するトリガ点の時間差の計測には、サ
ンプルクロックの周期の最大２倍の誤差が生じるという
問題があった。
【０００８】本発明は、このような従来の問題を解決す
るものであり、１回のデータ取り込みで、２つのトリガ
のジッタを検出することにより波形表示のジッタ補正だ
けでなく、両トリガ点間の時間差を高精度に検出するこ
とができるようにしたディジタルオシロスコープのトリ
ガ装置を提供することを目的とするものである。
るものであり、１回のデータ取り込みで、２つのトリガ
のジッタを検出することにより波形表示のジッタ補正だ
けでなく、両トリガ点間の時間差を高精度に検出するこ
とができるようにしたディジタルオシロスコープのトリ
ガ装置を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、アナログ信号のトリガを検出する第１お
よび第２のトリガ回路と、上記第１のトリガ回路を起動
し、一定時間遅延した後、上記第２のトリガ回路を起動
するように制御する制御手段と、上記第１および第２の
トリガ回路から出力されるトリガ信号とサンプルクロッ
クのジッタをそれぞれ検出する第１および第２のジッタ
検出手段とを備えたものである。
成するために、アナログ信号のトリガを検出する第１お
よび第２のトリガ回路と、上記第１のトリガ回路を起動
し、一定時間遅延した後、上記第２のトリガ回路を起動
するように制御する制御手段と、上記第１および第２の
トリガ回路から出力されるトリガ信号とサンプルクロッ
クのジッタをそれぞれ検出する第１および第２のジッタ
検出手段とを備えたものである。
【００１０】
【作用】したがって、本発明によれば、第１および第２
のトリガ回路により検出されて出力されるトリガ信号の
ジッタを検出する第１および第２のジッタ検出回路を独
立に設け、１回のデータ取り込み中の２つのトリガのジ
ッタを同時に検出することにより、両トリガのジッタ補
正を同時に行うとともに、両トリガ点間の時間差を両ジ
ッタ値と遅延回路の遅延時間とにより検出することがで
きる。
のトリガ回路により検出されて出力されるトリガ信号の
ジッタを検出する第１および第２のジッタ検出回路を独
立に設け、１回のデータ取り込み中の２つのトリガのジ
ッタを同時に検出することにより、両トリガのジッタ補
正を同時に行うとともに、両トリガ点間の時間差を両ジ
ッタ値と遅延回路の遅延時間とにより検出することがで
きる。
【００１１】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１２】図１は本発明の一実施例におけるディジタ
ルオシロスコープのトリガ装置の構成を示す概略ブロッ
ク図である。
ルオシロスコープのトリガ装置の構成を示す概略ブロッ
ク図である。
【００１３】図１において、１はアナログ信号に対して
減衰を与える減衰器、２は減衰されたアナログ信号を増
幅するプリアンプ、３は増幅されたアナログ信号をディ
ジタル信号に変換するＡ／Ｄ変換器、４は変換後のデー
タを格納するデータメモリ、５と６はプリアンプ２から
のトリガピックオフ出力によりトリガ検出を行い、トリ
ガ信号を出力する第１と第２のトリガ回路、７は第１と
第２のトリガ回路５と６を制御するトリガ制御回路、８
はサンプルクロックを生成するクロック制御部、９はト
リガ制御回路７の制御により起動し、トリガ制御回路７
に遅延信号を出力する遅延回路、１２は第１のトリガ回
路５から出力されるトリガ信号とクロック制御部８で生
成されるサンプルクロックとからジッタを検出する第１
のジッタ検出回路、１３は第２のトリガ回路６から出力
されるトリガ信号とクロック制御部８で生成されるサン
プルクロックとからジッタを検出する第２のジッタ検出
回路である。
減衰を与える減衰器、２は減衰されたアナログ信号を増
幅するプリアンプ、３は増幅されたアナログ信号をディ
ジタル信号に変換するＡ／Ｄ変換器、４は変換後のデー
タを格納するデータメモリ、５と６はプリアンプ２から
のトリガピックオフ出力によりトリガ検出を行い、トリ
ガ信号を出力する第１と第２のトリガ回路、７は第１と
第２のトリガ回路５と６を制御するトリガ制御回路、８
はサンプルクロックを生成するクロック制御部、９はト
リガ制御回路７の制御により起動し、トリガ制御回路７
に遅延信号を出力する遅延回路、１２は第１のトリガ回
路５から出力されるトリガ信号とクロック制御部８で生
成されるサンプルクロックとからジッタを検出する第１
のジッタ検出回路、１３は第２のトリガ回路６から出力
されるトリガ信号とクロック制御部８で生成されるサン
プルクロックとからジッタを検出する第２のジッタ検出
回路である。
【００１４】このように本発明においては、第１のトリ
ガ回路５のジッタ検出回路１２と第２のトリガ回路６の
ジッタ検出回路１３を独立に設けた構成において、一つ
のジッタ検出回路１０をスイッチ１１により切り替える
ようにした上記従来例とは異なる。
ガ回路５のジッタ検出回路１２と第２のトリガ回路６の
ジッタ検出回路１３を独立に設けた構成において、一つ
のジッタ検出回路１０をスイッチ１１により切り替える
ようにした上記従来例とは異なる。
【００１５】以上の構成について、以下、その動作とと
もに更に詳細に説明する。減衰器１、プリアンプ２でア
ナログ信号を適度な大きさに変換し、Ａ／Ｄ変換器３で
ディジタル信号に変換してデータメモリ４に格納する。
もに更に詳細に説明する。減衰器１、プリアンプ２でア
ナログ信号を適度な大きさに変換し、Ａ／Ｄ変換器３で
ディジタル信号に変換してデータメモリ４に格納する。
【００１６】そして、上記のようにアナログ信号が入力
され、データ取り込みが開始すると、トリガ制御回路７
はクロック制御部８で生成されるサンプルクロックの出
力をカウントする。トリガ制御回路７がプリトリガのデ
ータを取り込むと、トリガイネーブル信号を第１のトリ
ガ回路５に出力するとともに、遅延回路９を起動する。
これにより第１のトリガ回路５はプリアンプ２からのト
リガピックオフ出力によりトリガを検出し、トリガ信号
Ａを第１のジッタ検出回路１２に出力する。第１のジッ
タ検出回路１２ではトリガ信号Ａとサンプルクロックと
のジッタを検出する。トリガ制御回路７が遅延回路９か
ら遅延終了の信号を受信すると、第２のトリガ回路６に
トリガイネーブル信号を出力する。これにより第２のト
リガ回路６はプリアンプ２からのトリガピックオフ出力
によりトリガを検出し、トリガ信号Ｂを第２のジッタ検
出回路１３に出力する。第２のジッタ検出回路１３では
トリガ信号Ｂとサンプルクロックとのジッタを検出す
る。トリガ制御回路７はトリガ信号Ｂの発生後、サンプ
ルクロックのカウントによりポストトリガのデータを取
り込むと、データ取り込み終了信号を出力し、データ取
り込みを終了させる。そして、ＣＰＵ（図示省略）が第
１、第２のジッタ検出回路１２、１３に保持されたトリ
ガ信号Ａのジッタとトリガ信号Ｂのジッタを読み込み、
両トリガ点間の時間差を算出する。
され、データ取り込みが開始すると、トリガ制御回路７
はクロック制御部８で生成されるサンプルクロックの出
力をカウントする。トリガ制御回路７がプリトリガのデ
ータを取り込むと、トリガイネーブル信号を第１のトリ
ガ回路５に出力するとともに、遅延回路９を起動する。
これにより第１のトリガ回路５はプリアンプ２からのト
リガピックオフ出力によりトリガを検出し、トリガ信号
Ａを第１のジッタ検出回路１２に出力する。第１のジッ
タ検出回路１２ではトリガ信号Ａとサンプルクロックと
のジッタを検出する。トリガ制御回路７が遅延回路９か
ら遅延終了の信号を受信すると、第２のトリガ回路６に
トリガイネーブル信号を出力する。これにより第２のト
リガ回路６はプリアンプ２からのトリガピックオフ出力
によりトリガを検出し、トリガ信号Ｂを第２のジッタ検
出回路１３に出力する。第２のジッタ検出回路１３では
トリガ信号Ｂとサンプルクロックとのジッタを検出す
る。トリガ制御回路７はトリガ信号Ｂの発生後、サンプ
ルクロックのカウントによりポストトリガのデータを取
り込むと、データ取り込み終了信号を出力し、データ取
り込みを終了させる。そして、ＣＰＵ（図示省略）が第
１、第２のジッタ検出回路１２、１３に保持されたトリ
ガ信号Ａのジッタとトリガ信号Ｂのジッタを読み込み、
両トリガ点間の時間差を算出する。
【００１７】図２は両トリガ点間の時間差の算出例の説
明図である。図２において、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、
ｇはサンプル点であり、Ａはトリガ信号Ａのトリガ点、
Ｂはトリガ信号のトリガ点である。データ取り込み終了
後、サンプル点ｂとｆの間はサンプルクロックの４周期
分離れているため、これを４Ｔとし、Ａトリガのジッタ
値をＡｊ、Ｂトリガのジッタ値をＢｊとすると、ＣＰＵ
でＡ、Ｂトリガ点間の時間差を（４Ｔ＋Ａｊ−Ｂｊ）で
算出する。
明図である。図２において、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、
ｇはサンプル点であり、Ａはトリガ信号Ａのトリガ点、
Ｂはトリガ信号のトリガ点である。データ取り込み終了
後、サンプル点ｂとｆの間はサンプルクロックの４周期
分離れているため、これを４Ｔとし、Ａトリガのジッタ
値をＡｊ、Ｂトリガのジッタ値をＢｊとすると、ＣＰＵ
でＡ、Ｂトリガ点間の時間差を（４Ｔ＋Ａｊ−Ｂｊ）で
算出する。
【００１８】
【発明の効果】以上説明したように本発明によれば、第
１および第２のトリガ回路により検出されて出力される
トリガ信号のジッタを検出する第１および第２のジッタ
検出回路を独立に設け、１回のデータ取り込み中の２つ
のトリガのジッタを同時に検出することにより、両トリ
ガ点間の時間差を両ジッタ値と遅延回路の遅延時間とに
より検出することができる。したがって、両トリガ点間
の時間差を高精度に検出することができる。
１および第２のトリガ回路により検出されて出力される
トリガ信号のジッタを検出する第１および第２のジッタ
検出回路を独立に設け、１回のデータ取り込み中の２つ
のトリガのジッタを同時に検出することにより、両トリ
ガ点間の時間差を両ジッタ値と遅延回路の遅延時間とに
より検出することができる。したがって、両トリガ点間
の時間差を高精度に検出することができる。
【図１】本発明の一実施例におけるディジタルオシロス
コープのトリガ装置を示す概略ブロック図
コープのトリガ装置を示す概略ブロック図
【図２】同トリガ装置によりトリガ点間の時間差を算出
する例の説明図
する例の説明図
【図３】従来のディジタルオシロスコープのトリガ装置
を示す概略ブロック図
を示す概略ブロック図
１ 減衰器 ２ プリアンプ ３ Ａ／Ｄ変換器 ４ データメモリ ５ 第１のトリガ回路 ６ 第２のトリガ回路 ７ トリガ制御回路 ８ クロック制御部 ９ 遅延回路 １２ 第１のジッタ検出回路 １３ 第２のジッタ検出回路
Claims (1)
- 【請求項１】 アナログ信号のトリガを検出する第１お
よび第２のトリガ回路と、上記第１のトリガ回路を起動
し、一定時間遅延した後、上記第２のトリガ回路を起動
するように制御する制御手段と、上記第１および第２の
トリガ回路から出力されるトリガ信号とサンプルクロッ
クのジッタをそれぞれ検出する第１および第２のジッタ
検出手段とを備えたディジタルオシロスコープのトリガ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121620A JPH05312835A (ja) | 1992-05-14 | 1992-05-14 | ディジタルオシロスコープのトリガ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121620A JPH05312835A (ja) | 1992-05-14 | 1992-05-14 | ディジタルオシロスコープのトリガ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05312835A true JPH05312835A (ja) | 1993-11-26 |
Family
ID=14815766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4121620A Pending JPH05312835A (ja) | 1992-05-14 | 1992-05-14 | ディジタルオシロスコープのトリガ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05312835A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434478B1 (ko) * | 1997-06-23 | 2004-07-30 | 삼성전자주식회사 | 펄스성 신호의 지터 측정장치 및 방법 |
-
1992
- 1992-05-14 JP JP4121620A patent/JPH05312835A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434478B1 (ko) * | 1997-06-23 | 2004-07-30 | 삼성전자주식회사 | 펄스성 신호의 지터 측정장치 및 방법 |
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