JPH05326739A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05326739A JPH05326739A JP4123442A JP12344292A JPH05326739A JP H05326739 A JPH05326739 A JP H05326739A JP 4123442 A JP4123442 A JP 4123442A JP 12344292 A JP12344292 A JP 12344292A JP H05326739 A JPH05326739 A JP H05326739A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- inductor
- capacitor
- pattern
- high frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
Landscapes
- Waveguide Connection Structure (AREA)
- Waveguides (AREA)
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 高周波集積回路を備えた集積回路基板からイ
ンダクタおよびコンデンサの各パターンを除去しチップ
面積の縮小化を図った高特性，低コストの半導体装置を
得る。 【構成】 高周波集積回路を収納するパッケージの母体
である積層セラミック基板９にインダクタ２よびコンデ
ンサ３の各パターンを設け、高周波集積回路が形成され
た集積回路基板８上からこれらのパターンを除去してチ
ップ面積を縮小したことを特徴としている。
ンダクタおよびコンデンサの各パターンを除去しチップ
面積の縮小化を図った高特性，低コストの半導体装置を
得る。 【構成】 高周波集積回路を収納するパッケージの母体
である積層セラミック基板９にインダクタ２よびコンデ
ンサ３の各パターンを設け、高周波集積回路が形成され
た集積回路基板８上からこれらのパターンを除去してチ
ップ面積を縮小したことを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に、マイクロ波帯半導体装置のパッケージ構造に関する
ものである。
に、マイクロ波帯半導体装置のパッケージ構造に関する
ものである。
【０００２】
【従来の技術】マイクロ波半導体装置として、モノリシ
ックマイクロ波集積回路増幅器（以下、ＭＭＩＣ増幅器
と称する）を例にとって説明する。
ックマイクロ波集積回路増幅器（以下、ＭＭＩＣ増幅器
と称する）を例にとって説明する。
【０００３】図５は従来のＭＭＩＣ増幅器のチップパタ
ーンの一例を示す平面図である。この図において、１は
高周波トランジスタ、２はインダクタ、３はコンデン
サ、４は入力信号端子、５は出力信号端子、６は前記高
周波トランジスタ１の直流バイアス印加端子、７は前記
高周波トランジスタ１のインピーダンス整合回路、８は
集積回路基板である。
ーンの一例を示す平面図である。この図において、１は
高周波トランジスタ、２はインダクタ、３はコンデン
サ、４は入力信号端子、５は出力信号端子、６は前記高
周波トランジスタ１の直流バイアス印加端子、７は前記
高周波トランジスタ１のインピーダンス整合回路、８は
集積回路基板である。
【０００４】次に、動作について説明する。入力信号端
子４に印加された信号は、高周波トランジスタ１により
増幅され、出力信号端子５より取り出される。ここで、
高周波トランジスタ１を動作させるための直流バイアス
は、直流バイアス印加端子６より供給される。
子４に印加された信号は、高周波トランジスタ１により
増幅され、出力信号端子５より取り出される。ここで、
高周波トランジスタ１を動作させるための直流バイアス
は、直流バイアス印加端子６より供給される。
【０００５】コンデンサ３およびインダクタ２は高周波
トランジスタ１の直流バイアス印加回路として作用し、
直流成分のみを通し高周波信号成分を阻止する。高周波
トランジスタ１の入，出力インピーダンスを所定の特性
インピーダンスに整合させるため、インピーダンス整合
回路７が用いられる。
トランジスタ１の直流バイアス印加回路として作用し、
直流成分のみを通し高周波信号成分を阻止する。高周波
トランジスタ１の入，出力インピーダンスを所定の特性
インピーダンスに整合させるため、インピーダンス整合
回路７が用いられる。
【０００６】
【発明が解決しようとする課題】従来のＭＭＩＣ増幅器
は、以上のように構成されているので、増幅器に要求さ
れる特性や使用周波数によって大容量のコンデンサ３お
よびインダクタ２が必要となる。
は、以上のように構成されているので、増幅器に要求さ
れる特性や使用周波数によって大容量のコンデンサ３お
よびインダクタ２が必要となる。
【０００７】その結果、コンデンサ３およびインダクタ
２の面積が増大し、ＭＭＩＣ増幅器パターンの大部分が
コンデンサ３およびインダクタ２のそれぞれのパターン
となり、ＭＭＩＣチップの大面積化によるコストアップ
の問題と、広面積のインダクタ２，コンデンサ３および
それぞれのパターン配置によるＭＭＩＣ回路設計が困難
になる等の問題点があった。
２の面積が増大し、ＭＭＩＣ増幅器パターンの大部分が
コンデンサ３およびインダクタ２のそれぞれのパターン
となり、ＭＭＩＣチップの大面積化によるコストアップ
の問題と、広面積のインダクタ２，コンデンサ３および
それぞれのパターン配置によるＭＭＩＣ回路設計が困難
になる等の問題点があった。
【０００８】本発明は、上記のような問題点を解消する
ためになされたもので、コンデンサ，インダクタの占有
面積を減らした半導体装置を得ることを目的とする。
ためになされたもので、コンデンサ，インダクタの占有
面積を減らした半導体装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体素子を含む高周波集積回路が形成された集積
回路基板とは別の積層セラミック基板にコンデンサおよ
びインダクタのそれぞれのパターンを形成したものであ
る。
は、半導体素子を含む高周波集積回路が形成された集積
回路基板とは別の積層セラミック基板にコンデンサおよ
びインダクタのそれぞれのパターンを形成したものであ
る。
【００１０】また、積層セラミック基板の一部にコイル
インダクタを収納する凹部を設けたものである。
インダクタを収納する凹部を設けたものである。
【００１１】
【作用】本発明においては、コンデンサおよびインダク
タの各パターンを集積回路基板と別にして、パッケージ
である積層セラミック基板に設けたので、集積回路基板
に占有していたコンデンサおよびインダクタのそれぞれ
のパターンの面積が減少する。
タの各パターンを集積回路基板と別にして、パッケージ
である積層セラミック基板に設けたので、集積回路基板
に占有していたコンデンサおよびインダクタのそれぞれ
のパターンの面積が減少する。
【００１２】また、積層セラミック基板の一部に凹部を
形成し、この凹部内にコイルインダクタを収納したの
で、インダクタの占有面積が減少する。
形成し、この凹部内にコイルインダクタを収納したの
で、インダクタの占有面積が減少する。
【００１３】
【実施例】以下、本発明の一実施例を図面について説明
する。図１はＭＭＩＣ増幅器のチップパターンを示す平
面図であり、図２は、図１に示したＭＭＩＣチップパタ
ーンを本発明に係るパケージに収納した状態で上蓋がな
い場合の平面図である。また、図３は、図２のＡ−Ａ線
における断面図である。
する。図１はＭＭＩＣ増幅器のチップパターンを示す平
面図であり、図２は、図１に示したＭＭＩＣチップパタ
ーンを本発明に係るパケージに収納した状態で上蓋がな
い場合の平面図である。また、図３は、図２のＡ−Ａ線
における断面図である。
【００１４】これらの図において、１〜８は図５に示し
たものと同等のものであるので説明を省略するが、イン
ダクタ２およびコンデンサ３は高周波トランジスタ１が
形成された集積回路基板８とは別のパッケージの多層セ
ラミック基板上に形成されている。
たものと同等のものであるので説明を省略するが、イン
ダクタ２およびコンデンサ３は高周波トランジスタ１が
形成された集積回路基板８とは別のパッケージの多層セ
ラミック基板上に形成されている。
【００１５】すなわち、９はパッケージの母体である積
層セラミック基板、２１および３１は、セラミック層９
０の間に形成された電極金属層であり、セラミック層９
０をはさんで電極金属層３２が設けられ、コンデンサ３
が形成され、また、電極金属層２１でインダクタ２が構
成される。これらコンデンサ３，インダクタ２は集積回
路基板８上のパターンとパッケージの電極リード間に接
続される。
層セラミック基板、２１および３１は、セラミック層９
０の間に形成された電極金属層であり、セラミック層９
０をはさんで電極金属層３２が設けられ、コンデンサ３
が形成され、また、電極金属層２１でインダクタ２が構
成される。これらコンデンサ３，インダクタ２は集積回
路基板８上のパターンとパッケージの電極リード間に接
続される。
【００１６】以上のように構成することにより、従来は
高周波回路上に構成され、広い面積を占有していたコン
デンサ３およびインダクタ２のそれぞれのパターンを集
積回路基板８から除去でき、チップの縮小とともに、回
路パターンの配置でコンデンサ３およびインダクタ２の
それぞれのパターンの制約が解消もしくは少なくなり、
集積回路パターン設計における自由度が向上する。
高周波回路上に構成され、広い面積を占有していたコン
デンサ３およびインダクタ２のそれぞれのパターンを集
積回路基板８から除去でき、チップの縮小とともに、回
路パターンの配置でコンデンサ３およびインダクタ２の
それぞれのパターンの制約が解消もしくは少なくなり、
集積回路パターン設計における自由度が向上する。
【００１７】なお、上記実施例では積層セラミック基板
９にコンデンサ３およびインダクタ２の各パターンを設
けたが、図４に示すようにパッケージの積層セラミック
基板９の一部に形状の大きい方のコイルインダクタ２０
を収納する凹部９ａを設けて、集積回路基板８よりイン
ダクタを取り去ってもよい。
９にコンデンサ３およびインダクタ２の各パターンを設
けたが、図４に示すようにパッケージの積層セラミック
基板９の一部に形状の大きい方のコイルインダクタ２０
を収納する凹部９ａを設けて、集積回路基板８よりイン
ダクタを取り去ってもよい。
【００１８】また、上記実施例では、ＭＭＩＣ増幅器に
ついて説明したが、これに限定されるものではなく、他
の高周波集積回路に適用しても同様の効果を奏すること
はいうまでもない。
ついて説明したが、これに限定されるものではなく、他
の高周波集積回路に適用しても同様の効果を奏すること
はいうまでもない。
【００１９】
【発明の効果】以上説明したように、本発明は、パッケ
ージの母体である積層セラミック基板にコンデンサ，イ
ンダクタの両パターンを形成したので、多層配線が利用
できるため集積回路パターンの縮小が可能となり、回路
を小型化することができる。また、集積回路パターン設
計も容易となり安価な高周波集積回路が得られる効果が
ある。
ージの母体である積層セラミック基板にコンデンサ，イ
ンダクタの両パターンを形成したので、多層配線が利用
できるため集積回路パターンの縮小が可能となり、回路
を小型化することができる。また、集積回路パターン設
計も容易となり安価な高周波集積回路が得られる効果が
ある。
【００２０】また、パッケージの一部に凹部を設け、こ
の中に形状の大きな方のコイルインダクタを収納するよ
うにしたので、集積回路パターンからインダクタパター
ンの除去ができ、同様にパターン縮小化により安価な高
周波集積回路が実現できる。
の中に形状の大きな方のコイルインダクタを収納するよ
うにしたので、集積回路パターンからインダクタパター
ンの除去ができ、同様にパターン縮小化により安価な高
周波集積回路が実現できる。
【図１】本発明の高周波集積回路の一実施例によるＭＭ
ＩＣ増幅器のチップパターンを示す平面図である。
ＩＣ増幅器のチップパターンを示す平面図である。
【図２】図１のＭＭＩＣチップパターンを本発明のパッ
ケージに収納し上蓋を取り去った状態の平面図である。
ケージに収納し上蓋を取り去った状態の平面図である。
【図３】図２のＡ−Ａ線における断面図である。
【図４】本発明の他の実施例を示す平面図である。
【図５】従来のＭＭＩＣ増幅器のチップパターンを示す
平面図である。
平面図である。
１ 高周波トランジスタ ２ インダクタ ３ コンデンサ ４ 入力信号端子 ５ 出力信号端子 ６ 直流バイアス印加端子 ７ インピーダンス整合回路 ８ 集積回路基板 ９ 積層セラミック基板 ９ａ 凹部 ２０ コイルインダクタ ２１ インダクタの電極金属層 ３１ コンデンサの電極金属層 ３２ コンデンサの電極金属層 ９０ セラミック層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｐ 1/00 Ｚ 3/08 Ｈ０３Ｆ 3/60 8522−5Ｊ
Claims (2)
- 【請求項１】 半導体素子と、この半導体素子を収納す
るパッケージからなる半導体装置において、前記半導体
素子を含む高周波集積回路が形成された集積回路基板と
は別の積層セラミック基板にコンデンサパターンおよび
インダクタパターンを形成したことを特徴とする半導体
装置。 - 【請求項２】 半導体素子と、この半導体素子を収納す
るパッケージからなる半導体装置において、前記半導体
素子を含む高周波集積回路が形成された集積回路基板と
は別の積層セラミック基板の一部にコイルインダクタを
収納する凹部を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4123442A JPH05326739A (ja) | 1992-05-15 | 1992-05-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4123442A JPH05326739A (ja) | 1992-05-15 | 1992-05-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326739A true JPH05326739A (ja) | 1993-12-10 |
Family
ID=14860705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4123442A Pending JPH05326739A (ja) | 1992-05-15 | 1992-05-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326739A (ja) |
-
1992
- 1992-05-15 JP JP4123442A patent/JPH05326739A/ja active Pending
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