JPH0534702B2 - - Google Patents
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- JPH0534702B2 JPH0534702B2 JP58226046A JP22604683A JPH0534702B2 JP H0534702 B2 JPH0534702 B2 JP H0534702B2 JP 58226046 A JP58226046 A JP 58226046A JP 22604683 A JP22604683 A JP 22604683A JP H0534702 B2 JPH0534702 B2 JP H0534702B2
- Authority
- JP
- Japan
- Prior art keywords
- storage
- access mode
- address
- line
- key
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ストレージ・キーをアクセスするた
めのハードウエア量を小さくしたデータ処理装置
に関するものである。
めのハードウエア量を小さくしたデータ処理装置
に関するものである。
第１図は従来のメイン・ストレージとストレー
ジ・キーとのアドレス空間の対応例を示す図、第
２図は従来のストレージ・キー・アクセス方式を
説明する図である。図において、１はメイン・ス
トレージのアドレス空間、２はストレージ・キー
のアドレス空間、３はメイン・ストレージ・アド
レス、４はアドレス生成手段、５はマルチプレク
サ、６はストレージ・キー、４１はストレージ・
キー・アドレスを示す。
ジ・キーとのアドレス空間の対応例を示す図、第
２図は従来のストレージ・キー・アクセス方式を
説明する図である。図において、１はメイン・ス
トレージのアドレス空間、２はストレージ・キー
のアドレス空間、３はメイン・ストレージ・アド
レス、４はアドレス生成手段、５はマルチプレク
サ、６はストレージ・キー、４１はストレージ・
キー・アドレスを示す。
通常、データ処理装置におけるメイン・ストレ
ージは、その参照や変更を記録するためにいくつ
かのブロツクに分割されていて、その分割単位を
ページと呼んでいる。各ページには、そのページ
ごとの参照や変更を記録するストレージ・キーと
呼ばれる制御フイールドが与えられている。この
ストレージ・キーは、各ページごとに最低限「参
照ビツトＲ」と「変更ビツトＣ」をもつている。
ージは、その参照や変更を記録するためにいくつ
かのブロツクに分割されていて、その分割単位を
ページと呼んでいる。各ページには、そのページ
ごとの参照や変更を記録するストレージ・キーと
呼ばれる制御フイールドが与えられている。この
ストレージ・キーは、各ページごとに最低限「参
照ビツトＲ」と「変更ビツトＣ」をもつている。
ストレージ・キーがアクセスされるのは、次の
２通りの場合がある。
２通りの場合がある。
各ページ内の記憶装置がCPU（中央処理装
置）またはチヤネルによつて書き込みまたは読
み出しのために参照されるごとに参照ビツトＲ
が「１」にセツトされる。また、各ページ内の
記憶装置がCPUまたはチヤネルによつて書き
込まれるたびごとに変更ビツトＣが「１」にセ
ツトされる。これらを「暗黙のアクセス」と呼
ぶ。
置）またはチヤネルによつて書き込みまたは読
み出しのために参照されるごとに参照ビツトＲ
が「１」にセツトされる。また、各ページ内の
記憶装置がCPUまたはチヤネルによつて書き
込まれるたびごとに変更ビツトＣが「１」にセ
ツトされる。これらを「暗黙のアクセス」と呼
ぶ。
ストレージ・キー自体を命令によつて読み出
したり書き込んだりする。これを「明示的アク
セス」と呼ぶ。
したり書き込んだりする。これを「明示的アク
セス」と呼ぶ。
従来、このストレージ・キーはその性格上、第
１図に示すようにメイン・ストレージと異なるア
ドレス空間に割り付けられている。第１図に示す
アドレス空間は、メイン・ストレージのアドレス
空間１が256MB（メガ・バイト）あり、１ページ
を2KB（キロ・バイト）とした例であり、従つ
て、ストレージ・キーのアドレス空間２が
128KW（キロ・ワード、1W＝２ビツト）となる。
このようなアドレス空間に対してのストレージ・
キーのアクセスでは、第２図に示すように、先に
述べた暗黙のアクセスをする場合にはメイン・ス
トレージ・アドレス３のうち、ページ・アドレス
部分がストレージ・キーのアドレスとなるが、明
示的アクセスをする場合には特別なアドレス生成
手段４によつて生成したストレージ・キー・アド
レス４１を、暗黙のアクセスの場合のストレー
ジ・キーのアドレス・パスと異なる明示的アクセ
スのアドレス・パスを通して送出し、マルチプレ
クサ５を通してストレージ・キー６をアドレツシ
ングしなければならなかつた。
１図に示すようにメイン・ストレージと異なるア
ドレス空間に割り付けられている。第１図に示す
アドレス空間は、メイン・ストレージのアドレス
空間１が256MB（メガ・バイト）あり、１ページ
を2KB（キロ・バイト）とした例であり、従つ
て、ストレージ・キーのアドレス空間２が
128KW（キロ・ワード、1W＝２ビツト）となる。
このようなアドレス空間に対してのストレージ・
キーのアクセスでは、第２図に示すように、先に
述べた暗黙のアクセスをする場合にはメイン・ス
トレージ・アドレス３のうち、ページ・アドレス
部分がストレージ・キーのアドレスとなるが、明
示的アクセスをする場合には特別なアドレス生成
手段４によつて生成したストレージ・キー・アド
レス４１を、暗黙のアクセスの場合のストレー
ジ・キーのアドレス・パスと異なる明示的アクセ
スのアドレス・パスを通して送出し、マルチプレ
クサ５を通してストレージ・キー６をアドレツシ
ングしなければならなかつた。
このように従来の方式によると、明示的アクセ
スの場合の特別なアドレス生成手段、及び明示的
アクセスの場合のアドレスと暗黙のアクセスの場
合のアドレスとをマルチプレツクスするマルチプ
レクサが必要であり、その部分のハードウエアの
量がかなりの割合を占めていた。
スの場合の特別なアドレス生成手段、及び明示的
アクセスの場合のアドレスと暗黙のアクセスの場
合のアドレスとをマルチプレツクスするマルチプ
レクサが必要であり、その部分のハードウエアの
量がかなりの割合を占めていた。
本発明は、上記の考察に基づくものであつて、
ストレージ・キーの明示的アクセスのためのハー
ドウエアの量を減少させ、明示的アクセスを効率
的に行うことができるデータ処理装置を提供する
ことを目的とするものである。
ストレージ・キーの明示的アクセスのためのハー
ドウエアの量を減少させ、明示的アクセスを効率
的に行うことができるデータ処理装置を提供する
ことを目的とするものである。
〔発明の構成〕
そのために本発明のデータ処理装置は、
2mの大きさの分割単位に分割されて管理される
メイン・ストレージと、 前記各分割単位に対応して設けられ、メイン・
ストレージへのアクセスに伴い暗黙にアクセスさ
れ、且つ通常のメモリのように明示的にアクセス
される場合もあるストレージ・キーと を備えたデータ処理装置において、 データ・バスと、 リード／ライト指示信号線と、 アドレス・バスと、 アクセス・モード線と、 データ・バス、リード／ライト指示信号線、ア
ドレス・バス、アクセス・モード線に接続された
メイン・ストレージ７と、 データ・バス、リード／ライト指示信号線、ア
ドレス・バス、アクセス・モード線に接続された
ストレージ・キー部１０と、 データ・バス、リード／ライト指示信号線、ア
ドレス・バス、アクセス・モード線に接続された
アクセス装置８，９と を具備し、 メイン・ストレージ７の分割単位に対応するス
トレージ・キーを格納する場所に対して、メイ
ン・ストレージ７と同一のアドレスを割り付け、 アクセス装置８，９は、 (a1) メインストレージ７をアクセスする場合に
は、アドレス・バスやリード／ライト指示信号
線に必要な信号を送出すると共に、アクセス・
モード線にメイン・ストレージ・アクセスのモ
ードであることを示す信号を送出し、 (a2) ストレージ・キーの操作命令に基づいてス
トレージ・キー部１０をアクセスする場合に
は、アドレス・バスのｋビツト（ｋ＝ｎ−ｍ：
但しｎはアドレス・バスの信号線数）の信号線
にアクセスの対象となるストレージ・キーのア
ドレスを送出し、リード／ライト指示信号線、
データ・バスに必要な信号を送出すると共に、
アクセス・モード線にストレージ・キー明示ア
クセスのモードであることを示す信号を送出す
るように構成され、 ストレージ・キー部１０は、 (b1) アクセス・モード線の信号がメイン・スト
レージ・アクセスのモードであることを示して
いる場合には、アドレス・バスを介して送出さ
れてきた前記ｋビツトをストレージ・キーのア
ドレスとして取り込んで、ストレージ・キーを
暗黙にアクセスし、 (b2) アクセス・モード線の信号がストレージ・
キー明示アクセスのモードであることを示して
いる場合には、アドレス・バスを介して送出さ
れてきた前記ｋビツトをストレージ・キーのア
ドレスとして取り込んで、ストレージ・キーを
明示的にアクセスするように構成され、 メイン・ストレージ７は、 (c1) アクセス・モード線の信号がメイン・スト
レージ・アクセスのモードであることを示して
いる場合には、アドレス・バスの全ｎビツトを
メイン・ストレージのアドレスとして取り込ん
で、アクセスを行い、 (c2) アクセス・モード線の信号がストレージ・
キー明示アクセスのモードであることを示して
いる場合には、アクセスを行わないように構成
されている ことを特徴とするものである。
メイン・ストレージと、 前記各分割単位に対応して設けられ、メイン・
ストレージへのアクセスに伴い暗黙にアクセスさ
れ、且つ通常のメモリのように明示的にアクセス
される場合もあるストレージ・キーと を備えたデータ処理装置において、 データ・バスと、 リード／ライト指示信号線と、 アドレス・バスと、 アクセス・モード線と、 データ・バス、リード／ライト指示信号線、ア
ドレス・バス、アクセス・モード線に接続された
メイン・ストレージ７と、 データ・バス、リード／ライト指示信号線、ア
ドレス・バス、アクセス・モード線に接続された
ストレージ・キー部１０と、 データ・バス、リード／ライト指示信号線、ア
ドレス・バス、アクセス・モード線に接続された
アクセス装置８，９と を具備し、 メイン・ストレージ７の分割単位に対応するス
トレージ・キーを格納する場所に対して、メイ
ン・ストレージ７と同一のアドレスを割り付け、 アクセス装置８，９は、 (a1) メインストレージ７をアクセスする場合に
は、アドレス・バスやリード／ライト指示信号
線に必要な信号を送出すると共に、アクセス・
モード線にメイン・ストレージ・アクセスのモ
ードであることを示す信号を送出し、 (a2) ストレージ・キーの操作命令に基づいてス
トレージ・キー部１０をアクセスする場合に
は、アドレス・バスのｋビツト（ｋ＝ｎ−ｍ：
但しｎはアドレス・バスの信号線数）の信号線
にアクセスの対象となるストレージ・キーのア
ドレスを送出し、リード／ライト指示信号線、
データ・バスに必要な信号を送出すると共に、
アクセス・モード線にストレージ・キー明示ア
クセスのモードであることを示す信号を送出す
るように構成され、 ストレージ・キー部１０は、 (b1) アクセス・モード線の信号がメイン・スト
レージ・アクセスのモードであることを示して
いる場合には、アドレス・バスを介して送出さ
れてきた前記ｋビツトをストレージ・キーのア
ドレスとして取り込んで、ストレージ・キーを
暗黙にアクセスし、 (b2) アクセス・モード線の信号がストレージ・
キー明示アクセスのモードであることを示して
いる場合には、アドレス・バスを介して送出さ
れてきた前記ｋビツトをストレージ・キーのア
ドレスとして取り込んで、ストレージ・キーを
明示的にアクセスするように構成され、 メイン・ストレージ７は、 (c1) アクセス・モード線の信号がメイン・スト
レージ・アクセスのモードであることを示して
いる場合には、アドレス・バスの全ｎビツトを
メイン・ストレージのアドレスとして取り込ん
で、アクセスを行い、 (c2) アクセス・モード線の信号がストレージ・
キー明示アクセスのモードであることを示して
いる場合には、アクセスを行わないように構成
されている ことを特徴とするものである。
以下、本発明の実施例を図面を参照しつつ説明
する。
する。
第３図は本発明が適用されるシステム構成を示
す図、第４図は本発明が適用されるストレージ・
キーのアドレス空間を説明する図、第５図は本発
明の１実施例を説明する図である。図において、
７はメイン・ストレージ、８はCPU（中央処理装
置）、９はメモリ・コントローラ、１０はストレ
ージ・キー、１１はメイン・ストレージのアドレ
ス空間、１２はストレージ・キーのアドレス空
間、１３はメイン・ストレージ・アドレス、１４
はストレージ・キー・アドレスを示す。
す図、第４図は本発明が適用されるストレージ・
キーのアドレス空間を説明する図、第５図は本発
明の１実施例を説明する図である。図において、
７はメイン・ストレージ、８はCPU（中央処理装
置）、９はメモリ・コントローラ、１０はストレ
ージ・キー、１１はメイン・ストレージのアドレ
ス空間、１２はストレージ・キーのアドレス空
間、１３はメイン・ストレージ・アドレス、１４
はストレージ・キー・アドレスを示す。
第３図において、CPU８は、メモリ・コント
ローラ９を通してアドレス・バス上にアドレスを
送出し、データ・バス上にライト・データを送出
し或いはリード・データを読み込む。そのとき、
メイン・ストレージ７及びストレージ・キー１０
に対してCPU８は、制御線を通してリード／ラ
イト（Ｒ／Ｗ）の指示をすると共にアクセス・モ
ードを指示する。アクセス・モードでは、メイ
ン・ストレージ・アクセスのモードか、ストレー
ジ・キー明示的アクセスのモードかのいずれかを
指示する。
ローラ９を通してアドレス・バス上にアドレスを
送出し、データ・バス上にライト・データを送出
し或いはリード・データを読み込む。そのとき、
メイン・ストレージ７及びストレージ・キー１０
に対してCPU８は、制御線を通してリード／ラ
イト（Ｒ／Ｗ）の指示をすると共にアクセス・モ
ードを指示する。アクセス・モードでは、メイ
ン・ストレージ・アクセスのモードか、ストレー
ジ・キー明示的アクセスのモードかのいずれかを
指示する。
このようにアクセス・モードを指示して同一の
アドレス・パス（アドレス・バス）を通して明示
的アクセスと暗黙のアクセスを可能とするため、
本発明は、第４図に示すようにストレージ・キー
のアドレス空間１２をメイン・ストレージのアド
レス空間１１と同一の空間に見立て、メイン・ス
トレージ７をアクセスするか、ストレージ・キー
１０を明示的にアクセスするかをアクセスする際
のアクセス・モードによつて切り分ける。第４図
に示す例では、メイン・ストレージのアドレス空
間は256MBで、バイト・アクセスの際のアドレ
スは28ビツトである。
アドレス・パス（アドレス・バス）を通して明示
的アクセスと暗黙のアクセスを可能とするため、
本発明は、第４図に示すようにストレージ・キー
のアドレス空間１２をメイン・ストレージのアド
レス空間１１と同一の空間に見立て、メイン・ス
トレージ７をアクセスするか、ストレージ・キー
１０を明示的にアクセスするかをアクセスする際
のアクセス・モードによつて切り分ける。第４図
に示す例では、メイン・ストレージのアドレス空
間は256MBで、バイト・アクセスの際のアドレ
スは28ビツトである。
次に本発明のストレージ・キー・アクセス方式
を第５図を参照しつつ説明する。まず、メイン・
ストレージ・アクセスの場合は、28ビツトのメイ
ン・ストレージ・アドレス１３によつてメイン・
ストレージがバイト・アクセスされると同時に、
第５図ａに示すように、上位17ビツトのページ・
アドレスによつてストレージ・キー１０が暗黙に
アクセスされる。これに対し、ストレージ・キー
の明示的アクセスの場合は、第５図ｂに示すよう
に、ストレージ・キー・アドレス１４として、メ
イン・ストレージ・アドレス28ビツトのうちの上
位17ビツトのページ・アドレスに相当する部分を
そのまま用い、ストレージ・キーの暗黙のアクセ
スの場合と同一のアドレス・パスを通してストレ
ージ・キー１０をアドレツシングする。この場
合、28ビツトのうちの下位11ビツトは未使用とな
る。第５図に示す「アクセス・モード」は、この
ようなアドレスの28ビツトを、メイン・ストレー
ジのアドレス空間に用いるか、ストレージ・キー
のアドレス空間に用いるかの区別のために設けら
れるものである。すなわち、「アクセス・モード
＝メイン・ストレージ・アクセス」の時、28ビツ
トによりメイン・ストレージがアドレツシングさ
れると同時に上位17ビツトによりストレージ・キ
ーが暗黙にアクセスされる。また「アクセス・モ
ード＝ストレージ・キー・アクセス」の時、28ビ
ツトのうちの上位17ビツトにアクセスしたいスト
レージ・キー・アドレスを設定することによつ
て、暗黙のアクセスの場合と同一のアドレス・パ
スを通して、ストレージ・キーが明示的にアクセ
スされる。
を第５図を参照しつつ説明する。まず、メイン・
ストレージ・アクセスの場合は、28ビツトのメイ
ン・ストレージ・アドレス１３によつてメイン・
ストレージがバイト・アクセスされると同時に、
第５図ａに示すように、上位17ビツトのページ・
アドレスによつてストレージ・キー１０が暗黙に
アクセスされる。これに対し、ストレージ・キー
の明示的アクセスの場合は、第５図ｂに示すよう
に、ストレージ・キー・アドレス１４として、メ
イン・ストレージ・アドレス28ビツトのうちの上
位17ビツトのページ・アドレスに相当する部分を
そのまま用い、ストレージ・キーの暗黙のアクセ
スの場合と同一のアドレス・パスを通してストレ
ージ・キー１０をアドレツシングする。この場
合、28ビツトのうちの下位11ビツトは未使用とな
る。第５図に示す「アクセス・モード」は、この
ようなアドレスの28ビツトを、メイン・ストレー
ジのアドレス空間に用いるか、ストレージ・キー
のアドレス空間に用いるかの区別のために設けら
れるものである。すなわち、「アクセス・モード
＝メイン・ストレージ・アクセス」の時、28ビツ
トによりメイン・ストレージがアドレツシングさ
れると同時に上位17ビツトによりストレージ・キ
ーが暗黙にアクセスされる。また「アクセス・モ
ード＝ストレージ・キー・アクセス」の時、28ビ
ツトのうちの上位17ビツトにアクセスしたいスト
レージ・キー・アドレスを設定することによつ
て、暗黙のアクセスの場合と同一のアドレス・パ
スを通して、ストレージ・キーが明示的にアクセ
スされる。
以上の説明から明らかなように、本発明によれ
ば、ストレージ・キーの明示的アクセスの場合に
必要とされた特別なアドレス生成手段、及び明示
的アクセスの場合と暗黙のアクセスの場合のアク
セスを区別するために必要とされたマルチプレク
サが削除でき、ハードウエア量を減少させること
ができる。
ば、ストレージ・キーの明示的アクセスの場合に
必要とされた特別なアドレス生成手段、及び明示
的アクセスの場合と暗黙のアクセスの場合のアク
セスを区別するために必要とされたマルチプレク
サが削除でき、ハードウエア量を減少させること
ができる。
第１図は従来のメイン・ストレージとストレー
ジ・キーとのアドレス空間の対応例を示す図、第
２図は従来のストレージ・キー・アクセス方式を
説明する図、第３図は本発明が適用されるシステ
ム構成を示す図、第４図は本発明が適用されるス
トレージ・キーのアドレス空間を説明する図、第
５図は本発明の１実施例を説明する図である。 １と１１……メイン・ストレージのアドレス空
間、２と１２……ストレージ・キーのアドレス空
間、３と１３……メイン・ストレージ・アドレ
ス、４……アドレス生成手段、５……マルチプレ
クサ、６と１０……ストレージ・キー、７……メ
イン・ストレージ、８……CPU（中央処理装置）、
９……メモリ・コントローラ、１４と４１……ス
トレージ・キー・アドレス。
ジ・キーとのアドレス空間の対応例を示す図、第
２図は従来のストレージ・キー・アクセス方式を
説明する図、第３図は本発明が適用されるシステ
ム構成を示す図、第４図は本発明が適用されるス
トレージ・キーのアドレス空間を説明する図、第
５図は本発明の１実施例を説明する図である。 １と１１……メイン・ストレージのアドレス空
間、２と１２……ストレージ・キーのアドレス空
間、３と１３……メイン・ストレージ・アドレ
ス、４……アドレス生成手段、５……マルチプレ
クサ、６と１０……ストレージ・キー、７……メ
イン・ストレージ、８……CPU（中央処理装置）、
９……メモリ・コントローラ、１４と４１……ス
トレージ・キー・アドレス。
Claims (1)
- 【特許請求の範囲】 １ 2mの大きさの分割単位に分割されて管理され
るメイン・ストレージと、 前記各分割単位に対応して設けられ、メイン・
ストレージへのアクセスに伴い暗黙にアクセスさ
れ、且つ通常のメモリのように明示的にアクセス
される場合もあるストレージ・キーと を備えたデータ処理装置において、 データ・バスと、 リード／ライト指示信号線と、 アドレス・バスと、 アクセス・モード線と、 データ・バス、リード／ライト指示信号線、ア
ドレス・バス、アクセス・モード線に接続された
メイン・ストレージ７と、 データ・バス、リード／ライト指示信号線、ア
ドレス・バス、アクセス・モード線に接続された
ストレージ・キー部１０と、 データ・バス、リード／ライト指示信号線、ア
ドレス・バス、アクセス・モード線に接続された
アクセス装置８，９と を具備し、 メイン・ストレージ７の分割単位に対応するス
トレージ・キーを格納する場所に対して、メイ
ン・ストレージ７と同一のアドレスを割り付け、 アクセス装置８，９は、 (a1) メイン・ストレージ７をアクセスする場合
には、アドレス・バスやリード／ライト指示信
号線に必要な信号を送出すると共に、アクセ
ス・モード線にメイン・ストレージ・アクセス
のモードであることを示す信号を送出し、 (a2) ストレージ・キーの操作命令に基づいてス
トレージ・キー部１０をアクセスする場合に
は、アドレス・バスのｋビツト（ｋ＝ｎ−ｍ：
但しｎはアドレス・バスの信号線数）の信号線
にアクセスの対象となるストレージ・キーのア
ドレスを送出し、リード／ライト指示信号線、
データ・バスに必要な信号を送出すると共に、
アクセス・モード線にストレージ・キー明示ア
クセスのモードであることを示す信号を送出す
るように構成され、 ストレージ・キー部１０は、 (b1) アクセス・モード線の信号がメイン・スト
レージ・アクセスのモードであることを示して
いる場合には、アドレス・バスを介して送出さ
れてきた前記ｋビツトをストレージ・キーのア
ドレスとして取り込んで、ストレージ・キーを
暗黙にアクセスし、 (b2) アクセス・モード線の信号がストレージ・
キー明示アクセスのモードであることを示して
いる場合には、アドレス・バスを介して送出さ
れてきた前記ｋビツトをストレージ・キーのア
ドレスとして取り込んで、ストレージ・キーを
明示的にアクセスするように構成され、 メイン・ストレージ７は、 (c1) アクセス・モード線の信号がメイン・スト
レージ・アクセスのモードであることを示して
いる場合には、アドレス・バスの全ｎビツトを
メイン・ストレージのアドレスとして取り込ん
で、アクセスを行い、 (c2) アクセス・モード線の信号がストレージ・
キー明示アクセスのモードであることを示して
いる場合には、アクセスを行わないように構成
されている ことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226046A JPS60118948A (ja) | 1983-11-30 | 1983-11-30 | ストレ−ジ・キ−・アクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226046A JPS60118948A (ja) | 1983-11-30 | 1983-11-30 | ストレ−ジ・キ−・アクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60118948A JPS60118948A (ja) | 1985-06-26 |
| JPH0534702B2 true JPH0534702B2 (ja) | 1993-05-24 |
Family
ID=16838933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58226046A Granted JPS60118948A (ja) | 1983-11-30 | 1983-11-30 | ストレ−ジ・キ−・アクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60118948A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534338A (en) * | 1978-08-31 | 1980-03-10 | Fujitsu Ltd | Key memory control system |
| JPS58150196A (ja) * | 1982-02-27 | 1983-09-06 | Fujitsu Ltd | 主記憶キ−の更新制御方式 |
-
1983
- 1983-11-30 JP JP58226046A patent/JPS60118948A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60118948A (ja) | 1985-06-26 |
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