JPS6058496B2 - 記憶システム - Google Patents
記憶システムInfo
- Publication number
- JPS6058496B2 JPS6058496B2 JP53106081A JP10608178A JPS6058496B2 JP S6058496 B2 JPS6058496 B2 JP S6058496B2 JP 53106081 A JP53106081 A JP 53106081A JP 10608178 A JP10608178 A JP 10608178A JP S6058496 B2 JPS6058496 B2 JP S6058496B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- page
- storage
- key
- access control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Storage Device Security (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、記憶システム、とくにそのキー記憶部の改
良に関するものである。
良に関するものである。
仮想記憶方式のデータ処理装置は、仮想記憶のページ
が格納される複数のページ枠に分割された主記憶部と、
ページ枠対応に設けられ且つアクセス制御ビットと参照
ビットと変更ビットが記入される複数のエントリをもつ
キー記憶部とを有している。
が格納される複数のページ枠に分割された主記憶部と、
ページ枠対応に設けられ且つアクセス制御ビットと参照
ビットと変更ビットが記入される複数のエントリをもつ
キー記憶部とを有している。
上記のアクセス制御ビット、参照ビット及び変更ビット
は、一般に記憶保護キーとよばれている。アクセス制御
ビットは、ページを保護するものであつて、中央処理装
置やチャネルが主メモリをアクセスする際に、中央処理
装置やチャネルの有しているキーと照合される。参照ビ
ットは、ページ置換を行うときに使用されるものである
。参照ビットは一定時間毎にリセットされ、対応するペ
ージがアクセスされると、論理「１」とされる。変更ビ
ットは、主記憶部からページを追い出すときそのページ
を外部記憶装置へ書込むか否かを決定するために用いら
れるものである。変更ビットは対応するページに書込み
が行われたときに論理「１」とされる。変更ビットが「
１」であるページが追い出しの対象となつた場合、この
ページは外部記憶装置に書込まれる。 従来技術におい
ては、キー記憶部は高速メモリだ構成されている。
は、一般に記憶保護キーとよばれている。アクセス制御
ビットは、ページを保護するものであつて、中央処理装
置やチャネルが主メモリをアクセスする際に、中央処理
装置やチャネルの有しているキーと照合される。参照ビ
ットは、ページ置換を行うときに使用されるものである
。参照ビットは一定時間毎にリセットされ、対応するペ
ージがアクセスされると、論理「１」とされる。変更ビ
ットは、主記憶部からページを追い出すときそのページ
を外部記憶装置へ書込むか否かを決定するために用いら
れるものである。変更ビットは対応するページに書込み
が行われたときに論理「１」とされる。変更ビットが「
１」であるページが追い出しの対象となつた場合、この
ページは外部記憶装置に書込まれる。 従来技術におい
ては、キー記憶部は高速メモリだ構成されている。
一般の仮想記憶方式のデータ処理システムはＴＬＢ（Ｔ
ｒａｎｓｌａｔｉｏｎｌｏｏｋａｓｉｄｅＢｕｆｆｅｒ
：変換牽引緩衝機構）を有しており、このＴＬＢの中に
ページのアクセス制御ビットが設けられているので、中
央処理装置が主記憶部をアクセスする際、主記憶部又は
メモリ制御ユニット内に存在するキー記憶部のアクセス
制御ビットを参照する頻度は非常に少ない。中央処理装
置が、主記憶部又はメモリ制御ユニット内のキー記憶部
とキー照合を行う機会は、主としてＴＬＢフオールトが
発生した時である。また、チャネルは、現在走つている
ページのアクセス制御ビットを保持しているので、チャ
ネルの有しているキーとページのアクセス制御ビットと
の照合が行われる時は、主としてページ境界を越えて新
しいページにアクセスが行われる時である。これに対し
て、参照ビットと変更ビットは、メモリ、アクセスが行
われると、更新する必要がある。このような理由により
、アクセス制御ビツトヘのアクセス頻度は、参照ビット
や変更ビットへのアクセス頻度に比して非常に少ない。
さきにも述べたように、従来技術ではキー記憶部の全て
を高速メモリて構成しているが、アクセスの頻度の少な
いアクセス制御ビットの部分も高速メモリで構成するこ
とは、非常に無駄なことである。
ｒａｎｓｌａｔｉｏｎｌｏｏｋａｓｉｄｅＢｕｆｆｅｒ
：変換牽引緩衝機構）を有しており、このＴＬＢの中に
ページのアクセス制御ビットが設けられているので、中
央処理装置が主記憶部をアクセスする際、主記憶部又は
メモリ制御ユニット内に存在するキー記憶部のアクセス
制御ビットを参照する頻度は非常に少ない。中央処理装
置が、主記憶部又はメモリ制御ユニット内のキー記憶部
とキー照合を行う機会は、主としてＴＬＢフオールトが
発生した時である。また、チャネルは、現在走つている
ページのアクセス制御ビットを保持しているので、チャ
ネルの有しているキーとページのアクセス制御ビットと
の照合が行われる時は、主としてページ境界を越えて新
しいページにアクセスが行われる時である。これに対し
て、参照ビットと変更ビットは、メモリ、アクセスが行
われると、更新する必要がある。このような理由により
、アクセス制御ビツトヘのアクセス頻度は、参照ビット
や変更ビットへのアクセス頻度に比して非常に少ない。
さきにも述べたように、従来技術ではキー記憶部の全て
を高速メモリて構成しているが、アクセスの頻度の少な
いアクセス制御ビットの部分も高速メモリで構成するこ
とは、非常に無駄なことである。
本発明は上記の考察に基づくものであつて、記憶システ
ムにおいて使用されるキー記憶部を安価に提供すること
を目的としている。
ムにおいて使用されるキー記憶部を安価に提供すること
を目的としている。
そしてそのため、本発明の記憶システムは、複数のペー
ジ枠に分割され且つ各ページ枠に外部記憶装置からのペ
ージが格納される主記憶部と、上記各ページ対応に設け
られる記憶保護キーを格納するキー記憶部と、変換牽引
緩衝機構とを備え、且つ記憶保護キーがアクセス制御ビ
ットと参照ビットと変更ビットとを含み、上記変換牽引
緩衝機構の各エントリ内にアクセス制御ビットが存在す
る仮想記憶方式のデータ処理装置の記憶システムにおい
て、上記キー記憶部のアクセス制御ビット格納部分を低
速メモリ・アレイで構成し、上記参照ビットおよび変更
ビット格納部分を高速メモリ・アレイて構成したことを
特徴とするものである。以下、本発明を図面を参照しつ
つ説明する。第１図は本発明が適用されるシステムの構
成を示す図、第２図は本発明で使用されるキー記憶部の
１実施例のブロック図である。
ジ枠に分割され且つ各ページ枠に外部記憶装置からのペ
ージが格納される主記憶部と、上記各ページ対応に設け
られる記憶保護キーを格納するキー記憶部と、変換牽引
緩衝機構とを備え、且つ記憶保護キーがアクセス制御ビ
ットと参照ビットと変更ビットとを含み、上記変換牽引
緩衝機構の各エントリ内にアクセス制御ビットが存在す
る仮想記憶方式のデータ処理装置の記憶システムにおい
て、上記キー記憶部のアクセス制御ビット格納部分を低
速メモリ・アレイで構成し、上記参照ビットおよび変更
ビット格納部分を高速メモリ・アレイて構成したことを
特徴とするものである。以下、本発明を図面を参照しつ
つ説明する。第１図は本発明が適用されるシステムの構
成を示す図、第２図は本発明で使用されるキー記憶部の
１実施例のブロック図である。
第１図において、１は中央処理装置、？はメモリ・アク
セス制御部、３は主記憶部、４はキー記憶部をそれぞれ
示している。
セス制御部、３は主記憶部、４はキー記憶部をそれぞれ
示している。
主記憶部３は、複数一のページ枠（例えば水バイト）に
分割され、各ページ枠に仮想記憶のページが格納される
。第１図においては、キー記憶部４はメモリ・アクセス
制御部２に設けられているが、これを主記憶部３側に設
けても良い。第２図はキー記憶部４の１実施例のブロッ
ク図であつて、５は実アドレス●レジスタ、６は低速メ
モリ●アレイ、７は高速メモリ●アレイをそれぞれ示し
ている。
分割され、各ページ枠に仮想記憶のページが格納される
。第１図においては、キー記憶部４はメモリ・アクセス
制御部２に設けられているが、これを主記憶部３側に設
けても良い。第２図はキー記憶部４の１実施例のブロッ
ク図であつて、５は実アドレス●レジスタ、６は低速メ
モリ●アレイ、７は高速メモリ●アレイをそれぞれ示し
ている。
またＡＣＣは保護キー、Ｆはフエツチ保護ビット、Ｒは
参照ビット、Ｃは変更ビーツトをそれぞれ示している。
低速メモリ・アレイ６および高速メモリ・アレイ７は、
主記憶部のページ枠に対応したエントリを有している。
低速メモリ●アレイ６の各エントリには、保護キーＡＣ
Ｃお占びフエツチ保護ビットＦが記入され、高速メモリ
・アレイ７の各エントリには、参照ビットＲおよび変更
ビットＣが記入される。例えば低速メモリ・アレイ６の
第１番目のエントリ及び高速メモリ・アレイ７の第１番
目のエントリは、主記憶部３の第１ページ枠に対応して
いる。
参照ビット、Ｃは変更ビーツトをそれぞれ示している。
低速メモリ・アレイ６および高速メモリ・アレイ７は、
主記憶部のページ枠に対応したエントリを有している。
低速メモリ●アレイ６の各エントリには、保護キーＡＣ
Ｃお占びフエツチ保護ビットＦが記入され、高速メモリ
・アレイ７の各エントリには、参照ビットＲおよび変更
ビットＣが記入される。例えば低速メモリ・アレイ６の
第１番目のエントリ及び高速メモリ・アレイ７の第１番
目のエントリは、主記憶部３の第１ページ枠に対応して
いる。
実アドレスは、例えば２４ビット構成のものであり、ペ
ージ枠アドレスは第０ビットないし第１２ビットで示さ
れる。そして、低速メモリ・アレイ６および高速メモリ
・アレイ７は、実アドレス・レジスタ５の第０ビットな
いし第１２ビットによつてアクセスされる。高速メモリ
・アレイ６および低速メモリ・アレイ７は、キー・リー
ド命令又はキー・ライト命令が発行された時にアクセス
される。しかし、高速メモリ・アレイ７は上記の命令発
行時のみならず、主メモリ３がアクセスされる度に、ア
クセスされる。キー・リード命令は例えばＴＬＢフオー
ルドが生成した時に発行され、またキー・ライト命令は
主記憶部３に仮想記憶上の新たなページが格納された時
に発行される。チャネル（図示せず）は、ページ境界を
起えたことを検出する機能を有しており、ページ境界を
起えた時、保持していたキーをメモリアクセス制御部へ
転送してキー照合を要求する。主記憶部３への読出しア
クセスが行われた場合には、読出しアクセスのあつたペ
ージに対応する参照ビットＲが論理ＲｌＪとされる。
ージ枠アドレスは第０ビットないし第１２ビットで示さ
れる。そして、低速メモリ・アレイ６および高速メモリ
・アレイ７は、実アドレス・レジスタ５の第０ビットな
いし第１２ビットによつてアクセスされる。高速メモリ
・アレイ６および低速メモリ・アレイ７は、キー・リー
ド命令又はキー・ライト命令が発行された時にアクセス
される。しかし、高速メモリ・アレイ７は上記の命令発
行時のみならず、主メモリ３がアクセスされる度に、ア
クセスされる。キー・リード命令は例えばＴＬＢフオー
ルドが生成した時に発行され、またキー・ライト命令は
主記憶部３に仮想記憶上の新たなページが格納された時
に発行される。チャネル（図示せず）は、ページ境界を
起えたことを検出する機能を有しており、ページ境界を
起えた時、保持していたキーをメモリアクセス制御部へ
転送してキー照合を要求する。主記憶部３への読出しア
クセスが行われた場合には、読出しアクセスのあつたペ
ージに対応する参照ビットＲが論理ＲｌＪとされる。
主記憶部３への書込みアクセスが行われた場合には、書
込みアクセスのあつたページに対応する参照ビットＲと
変更ビットＣとが論理ＲｌＪとされる。全ての参照ビッ
トＲは、一定時間間隔毎に発行されるリセット参照ビッ
ト命令によつてリセットされる。以上の説明から明らか
なように、本発明によれば、仮想記憶方式のデータ処理
装置で使用されるキー記憶部を安価に製造することが可
能となる。
込みアクセスのあつたページに対応する参照ビットＲと
変更ビットＣとが論理ＲｌＪとされる。全ての参照ビッ
トＲは、一定時間間隔毎に発行されるリセット参照ビッ
ト命令によつてリセットされる。以上の説明から明らか
なように、本発明によれば、仮想記憶方式のデータ処理
装置で使用されるキー記憶部を安価に製造することが可
能となる。
第１図は本発明が適用されるシステムの構成の１例を示
す図、第２図は本発明で使用されるキー記憶部の１実施
例のブロック図である。 １・・・・・・中央処理装置、２・・・・・・メモリ制
御ユニット、３・・・・・・主記憶部、４・・・・・・
キー記憶部、５・・・実アドレス●レジスタ、６・・・
・・・低速メモリ●アレイ、７・・・・・・高速メモリ
・アレイ。
す図、第２図は本発明で使用されるキー記憶部の１実施
例のブロック図である。 １・・・・・・中央処理装置、２・・・・・・メモリ制
御ユニット、３・・・・・・主記憶部、４・・・・・・
キー記憶部、５・・・実アドレス●レジスタ、６・・・
・・・低速メモリ●アレイ、７・・・・・・高速メモリ
・アレイ。
Claims (1)
- １ 複数のページ枠に分割され且つ各ページ枠に外部記
憶装置からのページが格納される主記憶部と、上記各ペ
ージ対応に設けられる記憶保護キーを格納するキー記憶
部と、変換牽引緩衝機構とを備え、且つ記憶保護キーが
アクセス制御ビットと参照ビットと変更ビットとを含み
、上記変換牽引緩衝機構の各エントリ内にアクセス制御
ビットが存在する仮想記憶方式のデータ処理装置の記憶
システムにおいて、上記キー記憶部のアクセス制御ビッ
ト格納部分を低速メモリ・アレイで構成し、上記参照ビ
ットおよび変更ビット格納部分を高速メモリ・アレイで
構成したことを特徴とする記憶システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53106081A JPS6058496B2 (ja) | 1978-08-30 | 1978-08-30 | 記憶システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53106081A JPS6058496B2 (ja) | 1978-08-30 | 1978-08-30 | 記憶システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5533252A JPS5533252A (en) | 1980-03-08 |
| JPS6058496B2 true JPS6058496B2 (ja) | 1985-12-20 |
Family
ID=14424614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53106081A Expired JPS6058496B2 (ja) | 1978-08-30 | 1978-08-30 | 記憶システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058496B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5460496A (en) * | 1977-07-18 | 1979-05-15 | Nippon Telegr & Teleph Corp <Ntt> | Apparatus for removing cable hoisting ring |
| JPS5449593A (en) * | 1977-07-18 | 1979-04-18 | Nippon Telegr & Teleph Corp <Ntt> | Cable suspending ring romoving device |
-
1978
- 1978-08-30 JP JP53106081A patent/JPS6058496B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5533252A (en) | 1980-03-08 |
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