JPH0540667A - メインプロセツサの異常検出方法およびｉ／ｏプロセツサのフアームウエア暴走防止方法 - Google Patents
メインプロセツサの異常検出方法およびｉ／ｏプロセツサのフアームウエア暴走防止方法Info
- Publication number
- JPH0540667A JPH0540667A JP3193802A JP19380291A JPH0540667A JP H0540667 A JPH0540667 A JP H0540667A JP 3193802 A JP3193802 A JP 3193802A JP 19380291 A JP19380291 A JP 19380291A JP H0540667 A JPH0540667 A JP H0540667A
- Authority
- JP
- Japan
- Prior art keywords
- main
- processor
- main processor
- data
- communication adapter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】メインプロセッサとは別の複数のＩ／Ｏプロセ
ッサを設け、ファームウェアで回線制御を行う通信装置
の異常検出方法に関し、メインプロセッサの異常を確実
に検出して、Ｉ／Ｏプロセッサの暴走を防止する方法を
実現することを目的とする。 【構成】メインプロセッサ１００と、通信アダプタ２０
０よりなる通信装置において、通信アダプタ２００内の
バッファメモリ２３０と、メインプロセッサ１００内の
メインメモリ１２０との間でダイレクトメモリアクセス
モードによるデータ転送が可能か否かを判定する判定手
段２４０を設け、通信アダプタ２００が対向装置３００
とデータの送受信を行うとき、バッファメモリ２３０と
メインメモリ１２０との間でダイレクトメモリアクセス
が可能か否かを判定手段２４０にて判定することにより
メインプロセッサ１００の異常を検出するように構成す
る。
ッサを設け、ファームウェアで回線制御を行う通信装置
の異常検出方法に関し、メインプロセッサの異常を確実
に検出して、Ｉ／Ｏプロセッサの暴走を防止する方法を
実現することを目的とする。 【構成】メインプロセッサ１００と、通信アダプタ２０
０よりなる通信装置において、通信アダプタ２００内の
バッファメモリ２３０と、メインプロセッサ１００内の
メインメモリ１２０との間でダイレクトメモリアクセス
モードによるデータ転送が可能か否かを判定する判定手
段２４０を設け、通信アダプタ２００が対向装置３００
とデータの送受信を行うとき、バッファメモリ２３０と
メインメモリ１２０との間でダイレクトメモリアクセス
が可能か否かを判定手段２４０にて判定することにより
メインプロセッサ１００の異常を検出するように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明はメインプロセッサとは別
の複数のＩ／Ｏプロセッサを設け、ファームウェアで回
線制御を行う通信装置の異常検出方法に関する。
の複数のＩ／Ｏプロセッサを設け、ファームウェアで回
線制御を行う通信装置の異常検出方法に関する。
【０００２】例えば、パケット交換ネットワークを構成
するノード装置やデータ集配信を行う装置は、装置とし
ての処理能力向上のために、メインプロセッサの負荷を
軽減させることが必要である。そこで、装置内に複数の
Ｉ／Ｏプロセッサを設け、ファームウェアで制御する方
式が広く採用されている。通信手順は対向装置の種類に
より異なる場合があるが、この様な通信手順の差をＩ／
Ｏプロセッサおよびファームウェアが吸収することによ
り、メインプロセッサとは独立で通信を行っている。
するノード装置やデータ集配信を行う装置は、装置とし
ての処理能力向上のために、メインプロセッサの負荷を
軽減させることが必要である。そこで、装置内に複数の
Ｉ／Ｏプロセッサを設け、ファームウェアで制御する方
式が広く採用されている。通信手順は対向装置の種類に
より異なる場合があるが、この様な通信手順の差をＩ／
Ｏプロセッサおよびファームウェアが吸収することによ
り、メインプロセッサとは独立で通信を行っている。
【０００３】かかる、メインプロセッサとは別の複数の
Ｉ／Ｏプロセッサを備える装置において、メインプロセ
ッサが異常となった場合には、異常を確実に検出し、対
向装置に通知するメインプロセッサの異常検出方法が要
求されている。
Ｉ／Ｏプロセッサを備える装置において、メインプロセ
ッサが異常となった場合には、異常を確実に検出し、対
向装置に通知するメインプロセッサの異常検出方法が要
求されている。
【０００４】
【従来の技術】図４は従来例を説明するブロック図を示
す。図中の１００はマイクロプロセッサ１１０、メイン
メモリ１２０、ダイレクトメモリアクセスコントローラ
（以下ＤＭＡＣと称する）１３０よりなるメインプロセ
ッサ、２００ＡはＩ／Ｏプロセッサ２１０、ファームウ
ェア２２０、バッファメモリ２３０よりなる通信アダプ
タ、３００は回線制御部３１０、バッファメモリ３２０
をもつ対向装置である。
す。図中の１００はマイクロプロセッサ１１０、メイン
メモリ１２０、ダイレクトメモリアクセスコントローラ
（以下ＤＭＡＣと称する）１３０よりなるメインプロセ
ッサ、２００ＡはＩ／Ｏプロセッサ２１０、ファームウ
ェア２２０、バッファメモリ２３０よりなる通信アダプ
タ、３００は回線制御部３１０、バッファメモリ３２０
をもつ対向装置である。
【０００５】図において、例えば、対向装置３００よ
り、通信アダプタ２００Ａにデータを送信する場合、対
向装置３００は回線制御部３１０をとおしてバッファメ
モリ３２０内のデータを送出し、通信アダプタ２００Ａ
側では、ファームウェア２２０で制御されるＩ／Ｏプロ
セッサ２１０を介して、受信したパケットをバッファメ
モリ２３０に書き込む。
り、通信アダプタ２００Ａにデータを送信する場合、対
向装置３００は回線制御部３１０をとおしてバッファメ
モリ３２０内のデータを送出し、通信アダプタ２００Ａ
側では、ファームウェア２２０で制御されるＩ／Ｏプロ
セッサ２１０を介して、受信したパケットをバッファメ
モリ２３０に書き込む。
【０００６】次いで、バッファメモリ２３０に書き込ま
れたパケットはＤＭＡＣ１３０でコントロールされメイ
ンメモリ１２０に転送、書き込みが行われる。この構成
では、Ｉ／Ｏプロセッサ２１０はマイクロプロセッサ１
１０とは独立して対向装置３００との通信を行ってお
り、電源断やリセット信号等の入力がない限り、Ｉ／Ｏ
プロセッサ２１０は単独で動作を継続する。
れたパケットはＤＭＡＣ１３０でコントロールされメイ
ンメモリ１２０に転送、書き込みが行われる。この構成
では、Ｉ／Ｏプロセッサ２１０はマイクロプロセッサ１
１０とは独立して対向装置３００との通信を行ってお
り、電源断やリセット信号等の入力がない限り、Ｉ／Ｏ
プロセッサ２１０は単独で動作を継続する。
【０００７】また、Ｉ／Ｏプロセッサ２１０は複数の対
向装置３００と接続して並行処理を行うことが一般的な
構成になっており、マイクロプロセッサ１１０の処理タ
イミングや負荷変動による影響をなくし、対向装置３０
０との送受信タイミングをプロセッサ１１０の処理に持
ち込まないように、Ｉ／Ｏプロセッサ２１０にバッファ
メモリ２３０を設けている。したがって、バッファメモ
リ２３０に空きがある限り対向装置３００からのデータ
受信が可能であり、バッファメモリ２３０に送信すべき
データがある限り対向装置３００へのデータ送信を行
う。
向装置３００と接続して並行処理を行うことが一般的な
構成になっており、マイクロプロセッサ１１０の処理タ
イミングや負荷変動による影響をなくし、対向装置３０
０との送受信タイミングをプロセッサ１１０の処理に持
ち込まないように、Ｉ／Ｏプロセッサ２１０にバッファ
メモリ２３０を設けている。したがって、バッファメモ
リ２３０に空きがある限り対向装置３００からのデータ
受信が可能であり、バッファメモリ２３０に送信すべき
データがある限り対向装置３００へのデータ送信を行
う。
【０００８】
【発明が解決しようとする課題】上述の従来例において
は、マイクロプロセッサ１１０に異常が発生し、通信ア
ダプタ２００Ａ内のバッファメモリ２３０からメインプ
ロセッサ１００内のメインメモリ１２０にデータの転送
を行うことができない場合でも、バッファメモリ２３０
に空きがあれば、リンクレベル上は正常であり、データ
受信が行われ、ファームウェア２２０が暴走する。
は、マイクロプロセッサ１１０に異常が発生し、通信ア
ダプタ２００Ａ内のバッファメモリ２３０からメインプ
ロセッサ１００内のメインメモリ１２０にデータの転送
を行うことができない場合でも、バッファメモリ２３０
に空きがあれば、リンクレベル上は正常であり、データ
受信が行われ、ファームウェア２２０が暴走する。
【０００９】また、通信アダプタ２００Ａからメインプ
ロセッサ１００へのデータ転送はダイレクトメモリアク
セスモード（以下ＤＭＡモードと称する）で行うのが一
般的であり、複数の対向装置３００からの受信データの
転送を並行して行うことから、送受信実行中の対向装置
３００との対応付けが困難である。
ロセッサ１００へのデータ転送はダイレクトメモリアク
セスモード（以下ＤＭＡモードと称する）で行うのが一
般的であり、複数の対向装置３００からの受信データの
転送を並行して行うことから、送受信実行中の対向装置
３００との対応付けが困難である。
【００１０】上記のように、メインプロセッサ１００が
異常となり、交換や集配信等の処理を行うべきデータが
メインプロセッサ１００に渡っていないにもかかわら
ず、対向装置３００は通信アダプタ２００Ａとのデータ
の送受信が可能であることから、正常に送受信を完了し
たものと判断してしまう。
異常となり、交換や集配信等の処理を行うべきデータが
メインプロセッサ１００に渡っていないにもかかわら
ず、対向装置３００は通信アダプタ２００Ａとのデータ
の送受信が可能であることから、正常に送受信を完了し
たものと判断してしまう。
【００１１】したがって、このような場合に必要となる
データバックアップや二重化システムで必要となる回線
の切り替え等が行われなくなり、データの信頼度を低下
させている。
データバックアップや二重化システムで必要となる回線
の切り替え等が行われなくなり、データの信頼度を低下
させている。
【００１２】また、より上位レベルのリカバリは行った
としても時間を要するため、高レスポンスが要求される
ネットワークや装置の場合には不十分である。本発明は
メインプロセッサの異常を確実に検出して、Ｉ／Ｏプロ
セッサの暴走を防止する方法を実現しようとする。
としても時間を要するため、高レスポンスが要求される
ネットワークや装置の場合には不十分である。本発明は
メインプロセッサの異常を確実に検出して、Ｉ／Ｏプロ
セッサの暴走を防止する方法を実現しようとする。
【００１３】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１００はマイクロプロ
セッサ１１０と、メインメモリ１２０と、ＤＭＡＣ１３
０よりなるメインプロセッサであり、２００はＩ／Ｏプ
ロセッサ２１０と、ファームウェア２２０と、バッファ
メモリ２３０を有する通信アダプタである。
明するブロック図である。図中の１００はマイクロプロ
セッサ１１０と、メインメモリ１２０と、ＤＭＡＣ１３
０よりなるメインプロセッサであり、２００はＩ／Ｏプ
ロセッサ２１０と、ファームウェア２２０と、バッファ
メモリ２３０を有する通信アダプタである。
【００１４】また、２４０は、通信アダプタ２００内の
バッファメモリ２３０と、メインプロセッサ１００内の
メインメモリ１２０との間でＤＭＡモードによるデータ
転送が可能か否かを判定する判定手段であり、通信アダ
プタ２００が対向装置３００とデータの送受信を行うと
き、バッファメモリ２３０とメインメモリ１２０との間
でダイレクトメモリアクセス（以下ＤＭＡと称する）が
可能か否かを判定手段２４０にて判定することによりメ
インプロセッサ１００の異常を検出する。
バッファメモリ２３０と、メインプロセッサ１００内の
メインメモリ１２０との間でＤＭＡモードによるデータ
転送が可能か否かを判定する判定手段であり、通信アダ
プタ２００が対向装置３００とデータの送受信を行うと
き、バッファメモリ２３０とメインメモリ１２０との間
でダイレクトメモリアクセス（以下ＤＭＡと称する）が
可能か否かを判定手段２４０にて判定することによりメ
インプロセッサ１００の異常を検出する。
【００１５】さらに、通信アダプタ２００が対向装置３
００とデータの送受信を行うとき、バッファメモリ２３
０とメインメモリ１２０との間でＤＭＡモードによるデ
ータ転送が可能か否かを判定手段２４０にて判定し、Ｄ
ＭＡが可能な場合はデータの送受信を行い、ＤＭＡが不
可能な場合は、対向装置３００に対してデータの送出停
止を指示する。
００とデータの送受信を行うとき、バッファメモリ２３
０とメインメモリ１２０との間でＤＭＡモードによるデ
ータ転送が可能か否かを判定手段２４０にて判定し、Ｄ
ＭＡが可能な場合はデータの送受信を行い、ＤＭＡが不
可能な場合は、対向装置３００に対してデータの送出停
止を指示する。
【００１６】
【作用】メインプロセッサ１００と通信アダプタ２００
との間のデータ送受信には下記の種類がある。
との間のデータ送受信には下記の種類がある。
【００１７】 送信データ （メインプロセッサ→通
信アダプタ） 送信完了通知（メインプロセッサ←通信アダプタ） 受信データ （メインプロセッサ←通信アダプタ） 異常発生通知（メインプロセッサ←通信アダプタ） 通信アダプタ異常、手順異常等 回線制御指示（メインプロセッサ→通信アダプタ） オープン／クローズ指示 メインプロセッサ１００の異常時はとはあり得ない
ので、異常検出はＤＭＡ転送が正常に行うことができる
か否かにより検出する。
信アダプタ） 送信完了通知（メインプロセッサ←通信アダプタ） 受信データ （メインプロセッサ←通信アダプタ） 異常発生通知（メインプロセッサ←通信アダプタ） 通信アダプタ異常、手順異常等 回線制御指示（メインプロセッサ→通信アダプタ） オープン／クローズ指示 メインプロセッサ１００の異常時はとはあり得ない
ので、異常検出はＤＭＡ転送が正常に行うことができる
か否かにより検出する。
【００１８】また、ＤＭＡモード転送の異常を検出した
場合には、バッファメモリ２３０のビジィ状態として、
対向装置３００に通知することにより異常終結させる。
上記の動作により、メインプロセッサ１００の異常を確
実に検出することが可能となり、メインプロセッサ１０
０の異常を検出した場合には、対向装置３００へ異常を
通知し、確実に異常終結させることが可能となる。
場合には、バッファメモリ２３０のビジィ状態として、
対向装置３００に通知することにより異常終結させる。
上記の動作により、メインプロセッサ１００の異常を確
実に検出することが可能となり、メインプロセッサ１０
０の異常を検出した場合には、対向装置３００へ異常を
通知し、確実に異常終結させることが可能となる。
【００１９】
【実施例】図２は本発明の実施例のフローチャートであ
る。本発明の動作をフローチャートにより説明する。
る。本発明の動作をフローチャートにより説明する。
【００２０】 通信アダプタ２００と対向装置３００
との回線設定を行う。 判定手段２４０により、メインメモリ１２０とバッ
ファメモリ２３０の間でＤＭＡモード転送が可能か否か
を判定する。
との回線設定を行う。 判定手段２４０により、メインメモリ１２０とバッ
ファメモリ２３０の間でＤＭＡモード転送が可能か否か
を判定する。
【００２１】 においてＤＭＡモード転送が否の場
合はメインプロセッサ１００が異常であるので、対向装
置３００に対してデータ送信の停止を指示する。 においてＤＭＡモード転送が可能の場合は、対向
装置３００からデータを受信し、バッファメモリ２３０
に書き込む。
合はメインプロセッサ１００が異常であるので、対向装
置３００に対してデータ送信の停止を指示する。 においてＤＭＡモード転送が可能の場合は、対向
装置３００からデータを受信し、バッファメモリ２３０
に書き込む。
【００２２】 次いで、バッファメモリ２３０に書き
込んだデータを、ＤＭＡモードでメインメモリ１２０に
転送する。 一連のデータを受信、転送して、バッファメモリ２
３０の内容がなくなった場合には、受信データ終了と
し、後続データがある場合には、に戻って、ＤＭＡモ
ード転送が可能であれば対向装置３００からの次のデー
タを受信し、バッファメモリ２３０に書き込む。
込んだデータを、ＤＭＡモードでメインメモリ１２０に
転送する。 一連のデータを受信、転送して、バッファメモリ２
３０の内容がなくなった場合には、受信データ終了と
し、後続データがある場合には、に戻って、ＤＭＡモ
ード転送が可能であれば対向装置３００からの次のデー
タを受信し、バッファメモリ２３０に書き込む。
【００２３】図３は本発明の実施例の回線制御方式を説
明する図である。通信アダプタ２００と対向装置３００
との通信手順は使用される頻度の高いＨＤＬＣ（High-l
evelData Link Control Procedure ハイレベルデータ
リンク制御手順）を例として説明する。
明する図である。通信アダプタ２００と対向装置３００
との通信手順は使用される頻度の高いＨＤＬＣ（High-l
evelData Link Control Procedure ハイレベルデータ
リンク制御手順）を例として説明する。
【００２４】（Ａ）は正常時を示す。図は通信アダプタ
２００を中心としてみたときの動作であり、受信は対向
装置３００よりのデータ（Ｉパケット、図中Ｉとして示
す）を受信することを意味し、メイン転送はバッファメ
モリ２３０に書き込んだデータをメインメモリ１２０へ
ＤＭＡＣ１３０のコントロールのもとに転送することを
示す。
２００を中心としてみたときの動作であり、受信は対向
装置３００よりのデータ（Ｉパケット、図中Ｉとして示
す）を受信することを意味し、メイン転送はバッファメ
モリ２３０に書き込んだデータをメインメモリ１２０へ
ＤＭＡＣ１３０のコントロールのもとに転送することを
示す。
【００２５】この場合は、メイン転送が正常（図中ＯＫ
として示す）であったので、対向装置３００へは、次の
データの送信を許可する肯定応答ＲＲ（Receive Ready)
信号を送出する。
として示す）であったので、対向装置３００へは、次の
データの送信を許可する肯定応答ＲＲ（Receive Ready)
信号を送出する。
【００２６】（Ｂ）は異常時（メイン転送でのＮＧ）を
示す。対向装置３００から受信したデータをメインメモ
リ１２０へＤＭＡＣ１３０のコントロールのもとに転送
しようとしたが、転送不可能であった場合を示し、この
ときは対向装置３００へは、次のデータの送信を停止を
指示する否定応答ＲＮＲ（Receive Not Ready)信号を送
出する。ＲＮＲ信号は対向装置３００からみると通信ア
ダプタ２００のバッファメモリ２３０のビジィにみえ
る。
示す。対向装置３００から受信したデータをメインメモ
リ１２０へＤＭＡＣ１３０のコントロールのもとに転送
しようとしたが、転送不可能であった場合を示し、この
ときは対向装置３００へは、次のデータの送信を停止を
指示する否定応答ＲＮＲ（Receive Not Ready)信号を送
出する。ＲＮＲ信号は対向装置３００からみると通信ア
ダプタ２００のバッファメモリ２３０のビジィにみえ
る。
【００２７】（Ｃ）は異常時（既に異常検出）を示す。
前回のＩパケットの転送時にＤＭＡモード転送ができな
いことを検出している場合には、今回の動作で、Ｉパケ
ットを受信してバッファメモリ２３０に書き込むが、既
にＤＭＡモード転送の異常を検出しているので、今回の
Ｉパケットはメインメモリ１２０に転送はせずに、Ｉパ
ケットを受信した時点でＲＮＲ信号を対向装置３００に
送出する。
前回のＩパケットの転送時にＤＭＡモード転送ができな
いことを検出している場合には、今回の動作で、Ｉパケ
ットを受信してバッファメモリ２３０に書き込むが、既
にＤＭＡモード転送の異常を検出しているので、今回の
Ｉパケットはメインメモリ１２０に転送はせずに、Ｉパ
ケットを受信した時点でＲＮＲ信号を対向装置３００に
送出する。
【００２８】また、データ送信中に異常を検出した場合
には、データをアボートパターンに置き換えて送信し、
通信アダプタ２００側で受信データを無効化する。した
がって、メインプロセッサ１００の異常を確実に検出し
て、対向装置３００に通知することができるので、Ｉ／
Ｏプロセッサ２１０のファームウェア２２０の暴走を防
止でき、異常となった以降のデータは対向装置３００側
でバックアップすることにより、確実なリカバリを行う
ことが可能となる。
には、データをアボートパターンに置き換えて送信し、
通信アダプタ２００側で受信データを無効化する。した
がって、メインプロセッサ１００の異常を確実に検出し
て、対向装置３００に通知することができるので、Ｉ／
Ｏプロセッサ２１０のファームウェア２２０の暴走を防
止でき、異常となった以降のデータは対向装置３００側
でバックアップすることにより、確実なリカバリを行う
ことが可能となる。
【００２９】
【発明の効果】通信アダプタと対向装置とのデータの送
受信を行うとき、通信アダプタのバッファメモリとメイ
ンプロセッサのメインメモリとの間のＤＭＡモード転送
の可否を検出することにより、メインプロセッサの異常
を確実に検出することが可能となり、さらにメインプロ
セッサの異常を検出した場合には、異常情報を的確に対
向装置に通知することができ、対向装置において、迅
速、確実なリカバリが可能となる。
受信を行うとき、通信アダプタのバッファメモリとメイ
ンプロセッサのメインメモリとの間のＤＭＡモード転送
の可否を検出することにより、メインプロセッサの異常
を確実に検出することが可能となり、さらにメインプロ
セッサの異常を検出した場合には、異常情報を的確に対
向装置に通知することができ、対向装置において、迅
速、確実なリカバリが可能となる。
【図１】 本発明の原理を説明するブロック図
【図２】 本発明の実施例のフローチャート
【図３】 本発明の実施例の回線制御方式を説明する図
【図４】 従来例を説明するブロック図
１００ メインプロセッサ １１０ プロセッサ １２０ メインメモリ １３０ ＤＭＡＣ ２００、２００Ａ 通信アダプタ ２１０ Ｉ／Ｏプロセッサ ２２０ ファームウェア ２３０、３２０ バッファメモリ ２４０ 判定手段 ３００ 対向装置 ３１０ 回線制御部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 13/28 ３１０ Ｌ 7052−5Ｂ Ｈ０４Ｌ 12/56
Claims (2)
- 【請求項１】 マイクロプロセッサ（１１０）と、メイ
ンメモリ（１２０）と、ダイレクトメモリアクセスコン
トローラ（１３０）を備えるメインプロセッサ（１０
０）と、 Ｉ／Ｏプロセッサ（２１０）と、ファームウェア（２２
０）と、バッファメモリ（２３０）を備える通信アダプ
タ（２００）よりなる通信装置において、 前記通信アダプタ（２００）内の前記バッファメモリ
（２３０）と、前記メインプロセッサ（１００）内の前
記メインメモリ（１２０）との間でダイレクトメモリア
クセスモードによるデータ転送が可能か否かを判定する
判定手段（２４０）を設け、 前記通信アダプタ（２００）が対向装置（３００）とデ
ータの送受信を行うとき、前記バッファメモリ（２３
０）と前記メインメモリ（１２０）との間でダイレクト
メモリアクセスが可能か否かを前記判定手段（２４０）
にて判定することにより前記メインプロセッサ（１０
０）の異常を検出するメインプロセッサの異常検出方
法。 - 【請求項２】 前記通信アダプタ（２００）が前記対向
装置（３００）とデータの送受信を行うとき、前記バッ
ファメモリ（２３０）と前記メインメモリ（１２０）と
の間でダイレクトメモリアクセスモードによるデータ転
送が可能か否かを前記判定手段（２４０）にて判定し、
ダイレクトメモリアクセスが可能な場合はデータの送受
信を行い、ダイレクトメモリアクセスが不可能な場合
は、前記対向装置（３００）に対してデータの送出停止
を指示することを特徴とするＩ／Ｏプロセッサのファー
ムウェア暴走防止方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193802A JPH0540667A (ja) | 1991-08-02 | 1991-08-02 | メインプロセツサの異常検出方法およびｉ／ｏプロセツサのフアームウエア暴走防止方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193802A JPH0540667A (ja) | 1991-08-02 | 1991-08-02 | メインプロセツサの異常検出方法およびｉ／ｏプロセツサのフアームウエア暴走防止方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540667A true JPH0540667A (ja) | 1993-02-19 |
Family
ID=16314019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193802A Withdrawn JPH0540667A (ja) | 1991-08-02 | 1991-08-02 | メインプロセツサの異常検出方法およびｉ／ｏプロセツサのフアームウエア暴走防止方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0540667A (ja) |
-
1991
- 1991-08-02 JP JP3193802A patent/JPH0540667A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6148415A (en) | Backup switching control system and method | |
| JPH07210472A (ja) | Ｉ／ｏインタフェース制御方法および計算機システム | |
| JPH0540667A (ja) | メインプロセツサの異常検出方法およびｉ／ｏプロセツサのフアームウエア暴走防止方法 | |
| JPS58111544A (ja) | 回線無通信時間監視制御方式 | |
| JPH10307776A (ja) | コンピュータウイルス受信監視装置及びそのシステム | |
| JP2001005683A (ja) | 二重化システムの障害検出方式及びその方法 | |
| JP2513120B2 (ja) | 無停止型情報処理装置 | |
| JPS5853777B2 (ja) | マルチプロセツサシステムにおける共通バス制御方式 | |
| JPH0556106A (ja) | データ通信システムにおける端末装置 | |
| EP1207706A1 (en) | Call control device | |
| JPS64736B2 (ja) | ||
| JPH03117242A (ja) | データ伝送のリトライ方法 | |
| JP2658215B2 (ja) | 自動取引装置 | |
| EP0378424B1 (en) | Link transmission priority start | |
| JP2504241B2 (ja) | 計算機システム | |
| JPH04102951A (ja) | データ転送制御方式 | |
| JPH0685942A (ja) | 障害自動通知方式 | |
| JPS62105243A (ja) | システム障害の復旧装置 | |
| JPH0591104A (ja) | マルチキヤスト通信方式 | |
| JPH025668A (ja) | 公衆通信回線における回線切断方式 | |
| JPH0248736A (ja) | 情報処理システム | |
| JPS5970054A (ja) | 伝送制御装置 | |
| JPS60182838A (ja) | 通信制御装置 | |
| JPH07104821B2 (ja) | データ転送制御方式 | |
| JPS588008B2 (ja) | 伝送制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |