JPH0559239U - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 Ａ相及びＢ相エンコーダパルス信号の位相差
が小さくなったときにおいても、両パルス信号の立上り
及び立下り時点に同期し且つ回転方向を特定する２種類
のパルス信号に、パルスの重なりが発生することを防止
する。 【構成】 Ａ相エンコーダパルス信号の立上り時点又は
立下り時点から設定時間が経過するまでパルス信号発生
手段６へのＢ相エンコーダパルス信号の入力を禁止する
Ｂ相入力遅延手段１９を備えると共に、Ｂ相エンコーダ
パルス信号の立上り時点及び立下り時点から設定時間が
経過するまでパルス信号発生手段６へのＡ相エンコーダ
パルス信号の入力を禁止するＡ相入力遅延手段２３を備
える構成としたものである。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、電動機に取付けられたエンコーダ等から出力されるＡ相エンコー ダパルス信号及びＢ相エンコーダパルス信号を入力して、これらパルス信号に基 づいて電動機の回転速度や回転位置を検出するためのパルス信号を発生するパル ス信号発生手段を備えて成る信号処理装置に関する。

【０００２】

【従来の技術】

電動機として例えばサーボモータの回転速度や回転位置を制御するための構成 の一例を図４に示す。この図４において、位置指令レジスタ１からの位置指令値 に基づいて、速度制御アンプ２及び電流制御アンプ３を介してサーボモータ４が 通電駆動されるようになっている。この場合、サーボモータ４には、エンコーダ ５が取付けられており、このエンコーダ５は、サーボモータ４の回転速度及び回 転方向に応じてＡ相エンコーダパルス信号Ｓａ及びＢ相エンコーダパルス信号Ｓ ｂを出力するようになっている。

【０００３】 これらＡ相エンコーダパルス信号Ｓａ及びＢ相エンコーダパルス信号Ｓｂは、 位相差が９０°異なる信号である。そして、両パルス信号Ｓａ及びＳｂは、サー ボモータ４が正転するとき、図５（ａ）及び（ｂ）に示すような位相で出力され ると共に、サーボモータ４が逆転するとき、図６（ａ）及び（ｂ）に示すような 反転した位相で出力されるようになっている。

【０００４】 上記Ａ相エンコーダパルス信号Ｓａ及びＢ相エンコーダパルス信号Ｓｂを入力 して、パルス信号発生手段である例えば４逓倍回路６は、両パルス信号Ｓａ及び Ｓｂのの立上り時点及び立下り時点に同期し且つ回転方向を特定する２種類のパ ルス信号Ｓｃ及びＳｄを発生する。具体的には、サーボモータ４が正転するとき 、図５（ｃ）に示すように、ＵＰパルス信号Ｓｃが出力され、サーボモータ４が 逆転するとき、図６（ｃ）に示すように、ＤＰパルス信号Ｓｄが出力されるよう になっている。

【０００５】 これらＵＰパルス信号Ｓｃ及びＤＰパルス信号Ｓｄを入力して、周波数電圧変 換器７は、回転速度に比例するアナログ信号を速度フィードバック信号Ｓｅとし て出力する。また、位置カウンタ８は、上記ＵＰパルス信号Ｓｃ及びＤＰパルス 信号Ｓｄを入力して、内蔵するアップダウンカウンタによりパルス数をカウント し、このカウント値を位置フィードバックに用いている。

【０００６】 具体的には、位置指令レジスタ１の位置指令値と、位置カウンタ８のカウント 値とが一致するように、位置フィードバック制御が行われる。そして、位置指令 レジスタ１の位置指令値が変化しているときには、その変化から指令速度を求め 、この指令速度と周波数電圧変換器からの速度フィードバック信号Ｓｅとに基づ いて、実際の回転速度が指令速度に一致するように速度フィードバック制御が行 われる。

【０００７】 ここで、上記した４逓倍回路６の一例を図７に示す。この図７において、Ｄ形 のフリップフロップ９は、Ａ相エンコーダパルス信号Ｓａをクロック信号Ｓｃｋ に同期してラッチした信号Ｓ９を出力する。Ｄ形のフリップフロップ１０は、Ａ 相エンコーダパルス信号Ｓａを１クロック分遅らせ且つクロック信号Ｓｃｋに同 期してラッチした信号Ｓ１０を出力する。アンド回路１１は、Ａ相エンコーダパ ルス信号Ｓａの立上り時点に同期し且つパルス幅が１クロック分のパルス信号Ｓ １１を出力する。アンド回路１２は、Ａ相エンコーダパルス信号Ｓａの立下り時 点に同期し且つパルス幅が１クロック分のパルス信号Ｓ１２を出力する。

【０００８】 また、Ｄ形のフリップフロップ１３は、Ｂ相エンコーダパルス信号Ｓｂをクロ ック信号Ｓｃｋに同期してラッチした信号Ｓ１３を出力する。Ｄ形のフリップフ ロップ１４は、Ｂ相エンコーダパルス信号Ｓｂを１クロック分遅らせ且つクロッ ク信号Ｓｃｋに同期してラッチした信号Ｓ１４を出力する。アンド回路１５は、 Ｂ相エンコーダパルス信号Ｓｂの立上り時点に同期し且つパルス幅が１クロック 分のパルス信号Ｓ１５を出力する。アンド回路１６は、Ｂ相エンコーダパルス信 号Ｓｂの立下り時点に同期し且つパルス幅が１クロック分のパルス信号Ｓ１６を 出力する。

【０００９】 そして、４個のアンド回路１７ａ〜１７ｄ及びオア回路１７ｅからなるアンド オア回路１７は、サーボモータ４が正転するとき、図５（ｃ）に示すように、Ｕ Ｐパルス信号Ｓｃを出力する。また、４個のアンド回路１８ａ〜１８ｄ及びオア 回路１８ｅからなるアンドオア回路１８は、サーボモータ４が逆転するとき、図 ６（ｃ）に示すように、ＤＰパルス信号Ｓｄを出力するようになっている。

【００１０】

【考案が解決しようとする課題】

上記従来構成において、何らかの事情でＡ相エンコーダパルス信号Ｓａ及びＢ 相エンコーダパルス信号Ｓｂの位相差が小さくなることがある。具体的には、両 パルス信号Ｓａ及びＳｂの位相差は、例えばエンコーダ内部のアナログ回路の調 整により変化したり、温度変化に伴う回路構成部品の特性変化により変化したり して小さくなる。また、モータが高速回転したときには、両パルス信号Ｓａ及び Ｓｂの位相差は９０°であっても、該位相差に対応する時間がクロック信号ＣＫ の１クロック分の時間よりも短くなってしまうことがある。

【００１１】 このように両パルス信号Ｓａ及びＳｂの位相差が小さくなった場合には、図８ に示すように、４逓倍回路６から出力されるＵＰパルス信号Ｓｃのパルス列が重 なることがある（サーボモータ４が逆転するときには、ＤＰパルス信号Ｓｄのパ ルス列が重なることがある）。これは、図８（ｈ）に示すように、ＵＰパルス信 号Ｓｃの１番目のパルスが立下る前に、２番目のパルスが立上ってしまうため、 両パルスが重なって１個のパルスになってしまうのである。

【００１２】 上述したように、ＵＰパルス信号ＳｃまたはＤＰパルス信号Ｓｄのパルス列の 重なりが発生すると、周波数電圧変換器７が回転速度に正確に対応しない速度フ ィードバック信号Ｓｅを出力したり、位置カウンタ８が誤カウントしたりするの で、速度フィードバック制御及び位置フィードバック制御が不正確になるという 問題点があった。

【００１３】 そこで、本考案の目的は、Ａ相エンコーダパルス信号とＢ相エンコーダパルス 信号との位相差が小さくなったときにおいても、両パルス信号の立上り時点及び 立下り時点に同期し且つ回転方向を特定する２種類のパルス信号にパルスの重な りが発生することを防止できる信号処理装置を提供するにある。

【００１４】

【課題を解決するための手段】

本考案の信号処理装置は、エンコーダから出力されるＡ相エンコーダパルス信 号及びＢ相エンコーダパルス信号を入力して、これら各パルス信号の立上り時点 及び立下り時点に同期し且つ回転方向を特定する２種類のパルス信号を発生する パルス信号発生手段を備えて成るエンコーダ信号の処理装置において、前記Ａ相 エンコーダパルス信号の立上り時点又は立下り時点から設定時間が経過するまで 前記パルス信号発生手段への前記Ｂ相エンコーダパルス信号の入力を禁止するＢ 相入力遅延手段を備えると共に、前記Ｂ相エンコーダパルス信号の立上り時点及 び立下り時点から設定時間が経過するまで前記パルス信号発生手段への前記Ａ相 エンコーダパルス信号の入力を禁止するＡ相入力遅延手段を備えたところに特徴 を有する。

【００１５】

【作用】

上記手段によれば、Ｂ相入力遅延手段によってＡ相エンコーダパルス信号の立 上り時点又は立下り時点から設定時間が経過するまでパルス信号発生手段へのＢ 相エンコーダパルス信号の入力を禁止すると共に、Ａ相入力遅延手段によってＢ 相エンコーダパルス信号の立上り時点及び立下り時点から設定時間が経過するま でパルス信号発生手段へのＡ相エンコーダパルス信号の入力を禁止する構成とし たので、実際のＡ相エンコーダパルス信号及びＢ相エンコーダパルス信号の位相 差が小さくなった場合においても、パルス信号発生手段が入力するＡ相エンコー ダパルス信号及びＢ相エンコーダパルス信号の位相差は、設定時間よりも短くな ることはない。

【００１６】 従って、両パルス信号の位相差を十分長い時間に設定することができるので、 両パルス信号の立上り時点及び立下り時点に同期し且つ回転方向を特定する２種 類のパルス信号に、パルスの重なりが発生することを防止できる。

【００１７】

【実施例】

以下、本考案の一実施例について図１ないし図３を参照しながら説明する。ま ず、図１において、パルス信号発生手段である例えば４逓倍回路６は、従来構成 （図７参照）の４逓倍回路６とほぼ同一の構成であり、同一部分には同一符号を 付して説明する。即ち、４逓倍回路６は、フリップフロップ９，１０，１３及び １４、アンド回路１１，１２，１５及び１６、アンド回路１７ａ〜１７ｄ及びオ ア回路１７ｅからなるアンドオア回路１７、並びに、アンド回路１８ａ〜１８ｄ 及びオア回路１８ｅからなるアンドオア回路１８から構成されている。

【００１８】 この場合、フリップフロップ９の入力端子Ｄには、図示しない電動機に取付け られたエンコーダから出力されるＡ相エンコーダパルス信号Ｓａが与えられるよ うになっており、フリップフロップ９の出力端子Ｑがフリップフロップ１０の入 力端子Ｄへ接続されている。フリップフロップ１０の入力端子ＣＫには、クロッ ク信号Ｓｃｋが与えられる。

【００１９】 また、フリップフロップ９の出力端子Ｑがアンド回路１１の一方の入力端子へ 接続されていると共に、フリップフロップ１０の出力端子Ｑバーがアンド回路１ １の他方の入力端子へ接続されている。そして、上記フリップフロップ１０の出 力端子Ｑがアンド回路１２の一方の入力端子へ接続されていると共に、フリップ フロップ９の出力端子Ｑバーがアンド回路１２の他方の入力端子へ接続されてい る。

【００２０】 一方、フリップフロップ１３の入力端子Ｄには、上記エンコーダから出力され るＢ相エンコーダパルス信号Ｓｂが与えられるようになっており、フリップフロ ップ１３の出力端子Ｑがフリップフロップ１４の入力端子Ｄへ接続されている。 フリップフロップ１４の入力端子ＣＫには、クロック信号Ｓｃｋが与えられる。 また、フリップフロップ１３の出力端子Ｑがアンド回路１５の一方の入力端子へ 接続されていると共に、フリップフロップ１４の出力端子Ｑバーがアンド回路１ ５の他方の入力端子へ接続されている。

【００２１】 そして、フリップフロップ１４の出力端子Ｑがアンド回路１６の一方の入力端 子へ接続されていると共に、フリップフロップ１３の出力端子Ｑバーがアンド回 路１６の他方の入力端子へ接続されている。

【００２２】 更に、アンドオア回路１７の第１のアンド回路１７ａは、その一方の入力端子 が上記アンド回路１１の出力端子へ接続され、他方の入力端子が上記フリップフ ロップ１３の出力端子Ｑバーへ接続されている。アンドオア回路１７の第２のア ンド回路１７ｂは、その一方の入力端子が上記アンド回路１２の出力端子へ接続 され、他方の入力端子が上記フリップフロップ１３の出力端子Ｑへ接続されてい る。

【００２３】 アンドオア回路１７の第３のアンド回路１７ｃは、その一方の入力端子が上記 アンド回路１５の出力端子へ接続され、他方の入力端子が上記フリップフロップ ９の出力端子Ｑへ接続されている。アンドオア回路１７の第４のアンド回路１７ ｄは、その一方の入力端子が上記アンド回路１６の出力端子へ接続され、他方の 入力端子が上記フリップフロップ９の出力端子Ｑバーへ接続されている。

【００２４】 そして、アンドオア回路１７のオア回路１７ｅは、４個のアンド回路１７ａ〜 １７ｄの出力信号のオアをとって、このオア信号をＵＰパルス信号Ｓｃとして出 力するようになっている。

【００２５】 一方、アンドオア回路１８の第１のアンド回路１８ａは、一方の入力端子が上 記アンド回路１１の出力端子へ接続され、他方の入力端子が上記フリップフロッ プ１３の出力端子Ｑへ接続されている。アンドオア回路１８の第２のアンド回路 １８ｂは、一方の入力端子が上記アンド回路１２の出力端子へ接続され、他方の 入力端子が上記フリップフロップ１３の出力端子Ｑバーへ接続されている。

【００２６】 アンドオア回路１８の第３のアンド回路１８ｃは、一方の入力端子が上記アン ド回路１５の出力端子へ接続され、他方の入力端子が上記フリップフロップ９の 出力端子Ｑバーへ接続されている。アンドオア回路１８の第４のアンド回路１８ ｄは、一方の入力端子が上記アンド回路１６の出力端子へ接続され、他方の入力 端子が上記フリップフロップ９の出力端子Ｑへ接続されている。

【００２７】 そして、アンドオア回路１８のオア回路１８ｅは、４個のアンド回路１８ａ〜 １８ｄの出力信号のオアをとって、このオア信号をＤＰパルス信号Ｓｄとして出 力するようになっている。

【００２８】 さて、Ｂ相入力遅延手段１９は、シフトレジスタ２０、イクスクルーシブノア 回路２１及びアンド回路２２から構成されている。この場合、シフトレジスタ２ ０は、入力端子ＳＩへフリップフロップ９の出力端子Ｑからの出力信号を受ける と共に、入力端子ＣＫへクロック信号Ｓｃｋを受ける。シフトレジスタ２０の出 力端子ＳＯは、イクスクルーシブノア回路２１の一方の入力端子へ接続されてい る。イクスクルーシブノア回路２１の他方の入力端子には、フリップフロップ９ の出力端子Ｑが接続されている。

【００２９】 そして、アンド回路２２は、一方の入力端子へイクスクルーシブノア回路２１ の出力端子からの出力信号を受けると共に、他方の入力端子へクロック信号Ｓｃ ｋを受け、両信号のアンドをとった出力信号をフリップフロップ１３の入力端子 ＣＫへ与えるようになっている。

【００３０】 また、Ａ相入力遅延手段２３は、シフトレジスタ２４、イクスクルーシブノア 回路２５及びアンド回路２６から構成されている。この場合、シフトレジスタ２ ４は、入力端子ＳＩへフリップフロップ１３の出力端子Ｑからの出力信号を受け ると共に、入力端子ＣＫへクロック信号Ｓｃｋを受ける。シフトレジスタ２４の 出力端子ＳＯは、イクスクルーシブノア回路２５の一方の入力端子へ接続されて いる。イクスクルーシブノア回路２５の他方の入力端子には、フリップフロップ １３の出力端子Ｑが接続されている。

【００３１】 そして、アンド回路２６は、一方の入力端子へイクスクルーシブノア回路２５ の出力端子からの出力信号を受けると共に、他方の入力端子へクロック信号Ｓｃ ｋを受け、両信号のアンドをとった出力信号をフリップフロップ９の入力端子Ｃ Ｋへ与えるようになっている。

【００３２】 次に、上記構成の作用を図２及び図３も参照して説明する。まず、図２（ｂ） 及び（ｃ）に示すように、Ａ相エンコーダパルス信号Ｓａ及びＢ相エンコーダパ ルス信号Ｓｂの位相差が大きい場合について述べる。今、クロック信号Ｓｃｋと して、図２（ａ）に示すような信号が与えられている。

【００３３】 また、Ｂ相エンコーダパルス信号Ｓｂは時刻ｔ５まではロウレベルであるから 、Ａ相入力遅延手段２３のアンド回路２６は、時刻ｔ６まではクロック信号Ｓｃ ｋと同一の出力信号Ｓ２６をフリップフロップ９の入力端子ＣＫへ与える。この 出力信号Ｓ２６は、シフトレジスタ２４及びイクスクルーシブノア回路２５によ り時刻ｔ６から４クロック分だけロウレベルとなり、その後、時刻ｔ８から時刻 １４まで、即ち、Ｂ相エンコーダパルス信号Ｓｂが時刻ｔ１３で立下るまで、ク ロック信号Ｓｃｋと同一となり、時刻ｔ１４から４クロック分だけロウレベルと なり、それ以後、Ｂ相エンコーダパルス信号Ｓｂの立上り時点及び立下り時点に 同期して同じ変化を繰り返す（図２（ｄ）参照）。

【００３４】 この場合、シフトレジスタ２４は、入力端子ＳＩへハイレベル信号を受けた後 、入力端子ＣＫへ４クロック分のクロック信号Ｓｃｋを受ける間、出力端子ＳＯ がロウレベルに保持され、入力端子ＣＫへ５クロック目のクロック信号Ｓｃｋを 受けたとき出力端子ＳＯがハイレベルになるようになっている。イクスクルーシ ブノア回路２５は、シフトレジスタ２４の出力端子ＳＯからの出力信号と、フリ ップフロップ１３の出力端子Ｑからの出力信号とのイクスクルーシブノアをとる 。そして、アンド回路２６は、イクスクルーシブノア回路２５からの出力信号と 、クロック信号Ｓｃｋとのアンドをとる。この結果、アンド回路２６からの出力 信号Ｓ２６は、上述したように変化する（図２（ｄ）参照）。

【００３５】 そして、フリップフロップ９は、Ａ相エンコーダパルス信号Ｓａとアンド回路 ２６からの出力信号Ｓ２６とを受けて、出力端子ＱからＡ相エンコーダパルス信 号Ｓａを出力信号Ｓ２６に同期してラッチした出力信号Ｓ９（図２（ｅ）参照） を出力する。この出力信号Ｓ９とクロック信号Ｓｃｋとを受けて、フリップフロ ップ１０は、Ａ相エンコーダパルス信号Ｓａを１クロック分遅らせ、且つクロッ ク信号Ｓｃｋに同期してラッチした出力信号Ｓ１０（図２（ｆ）参照）を出力す る。

【００３６】 上記フリップフロップ９の出力端子Ｑからの出力信号Ｓ９と、フリップフロッ プ１０の出力端子Ｑバーからの出力信号Ｓ１０の論理否定信号を受けることによ り、アンド回路１１は、Ａ相エンコーダパルス信号Ｓａの立上り時点に同期し且 つパルス幅が１クロック分のパルス信号Ｓ１１（図２（ｌ）参照）を出力する。 同様にして、アンド回路１２は、フリップフロップ１０の出力端子Ｑからの出力 信号Ｓ１０と、フリップフロップ９の出力端子Ｑバーからの出力信号Ｓ９の論理 否定信号を受けて、Ａ相エンコーダパルス信号Ｓａの立下り時点に同期し且つパ ルス幅が１クロック分のパルス信号Ｓ１２（図２（ｍ）参照）を出力する。

【００３７】 一方、Ａ相エンコーダパルス信号Ｓａは時刻ｔ１まではロウレベルであるから 、Ｂ相入力遅延手段１９のアンド回路２２は、時刻ｔ２まではクロック信号Ｓｃ ｋと同一の出力信号Ｓ２２をフリップフロップ１３の入力端子ＣＫへ与える。こ の出力信号Ｓ２２は、シフトレジスタ２０及びイクスクルーシブノア回路２１に より時刻ｔ２から４クロック分だけロウレベルとなり、その後、時刻ｔ４から時 刻１０まで、即ち、Ａ相エンコーダパルス信号Ｓａが時刻ｔ９で立下るまで、ク ロック信号Ｓｃｋと同一となり、時刻ｔ１０から４クロック分だけロウレベルと なり、それ以後、Ａ相エンコーダパルス信号Ｓａの立上り時点及び立下り時点に 同期して同じ変化を繰り返す（図２（ｈ）参照）。

【００３８】 この場合、シフトレジスタ２０、イクスクルーシブノア回路２１及びアンド回 路２２は、上記したシフトレジスタ２４、イクスクルーシブノア回路２５及びア ンド回路２６とほぼ同様に動作する。

【００３９】 そして、フリップフロップ１３は、Ｂ相エンコーダパルス信号Ｓｂとアンド回 路２２からの出力信号Ｓ２２とを受けて、出力端子ＱからＢ相エンコーダパルス 信号Ｓｂを出力信号Ｓ２２に同期してラッチした出力信号Ｓ１３（図２（ｉ）参 照）を出力する。この出力信号Ｓ１３とクロック信号Ｓｃｋとを受けて、フリッ プフロップ１４は、Ｂ相エンコーダパルス信号Ｓｂを１クロック分遅らせ、且つ クロック信号Ｓｃｋに同期してラッチした出力信号Ｓ１４（図２（ｊ）参照）を 出力する。

【００４０】 上記フリップフロップ１３の出力端子Ｑからの出力信号Ｓ１３と、フリップフ ロップ１４の出力端子Ｑバーからの出力信号Ｓ１４の論理否定信号を受けること によって、アンド回路１５は、Ｂ相エンコーダパルス信号Ｓｂの立上り時点に同 期し且つパルス幅が１クロック分のパルス信号Ｓ１５（図２（ｎ）参照）を出力 する。同様にして、アンド回路１６は、フリップフロップ１４の出力端子Ｑから の出力信号Ｓ１４と、フリップフロップ１３の出力端子Ｑバーからの出力信号Ｓ １３の論理否定信号とを受けて、Ｂ相エンコーダパルス信号Ｓｂの立下り時点に 同期し且つパルス幅が１クロック分のパルス信号Ｓ１６（図２（ｏ）参照）を出 力する。

【００４１】 そして、アンドオア回路１７は、４個のアンド回路１７ａ〜１７ｄにアンド回 路１１，１２，１５，１６の各出力信号と、フリップフロップ９の出力端子Ｑ及 び出力端子Ｑバーからの各出力信号と、フリップフロップ１３の出力端子Ｑ及び 出力端子Ｑバーからの各出力信号とを受ける。これにより、アンドオア回路１７ のオア回路１７ｅは、４個のアンド回路１７ａ〜１７ｄの出力信号のオアをとっ て、ＵＰパルス信号Ｓｃ（図２（ｐ）参照）を出力する。

【００４２】 このＵＰパルス信号Ｓｃが、Ａ相エンコーダパルス信号Ｓａ及びＢ相エンコー ダパルス信号Ｓｂの立上り時点及び立下り時点に同期し且つ回転方向が正転方向 であることを特定するパルス信号である。今、電動機は正転しているから、図２ （ｐ）に示すように、ＵＰパルス信号Ｓｃが出力される。

【００４３】 同様にして、アンドオア回路１８は、４個のアンド回路１８ａ〜１８ｄにアン ド回路１１，１２，１５，１６の各出力信号と、フリップフロップ９の出力端子 Ｑ及び出力端子Ｑバーからの各出力信号と、フリップフロップ１３の出力端子Ｑ 及び出力端子Ｑバーからの各出力信号とを受ける。これにより、アンドオア回路 １８のオア回路１８ｅは、４個のアンド回路１８ａ〜１８ｄの出力信号のオアを とって、ＤＰパルス信号Ｓｄ（図２（ｑ）参照）を出力する。

【００４４】 このＤＰパルス信号Ｓｄが、Ａ相エンコーダパルス信号Ｓａ及びＢ相エンコー ダパルス信号Ｓｂの立上り時点及び立下り時点に同期し且つ回転方向が逆転方向 であることを特定するパルス信号である。今、電動機は正転しているから、図２ （ｑ）に示すように、ロウレベル状態のＤＰパルス信号Ｓｄが出力される。 次に、図３（ｂ）及び（ｃ）に示すように、Ａ相エンコーダパルス信号Ｓａ及 びＢ相エンコーダパルス信号Ｓｂの位相差が小さい場合について述べる。

【００４５】 この場合、Ｂ相エンコーダパルス信号Ｓｂは時刻ｔ３３まではロウレベルであ るから、Ａ相入力遅延手段２３のアンド回路２６は、時刻ｔ３４まではクロック 信号Ｓｃｋと同一の出力信号Ｓ２６をフリップフロップ９の入力端子ＣＫへ与え る。この出力信号Ｓ２６は、シフトレジスタ２４及びイクスクルーシブノア回路 ２５により時刻ｔ３４から４クロック分だけロウレベルとなり、その後、時刻ｔ ３６から時刻４１まで、即ち、Ｂ相エンコーダパルス信号Ｓｂが時刻ｔ４０で立 下るまで、クロック信号Ｓｃｋと同一となり、時刻ｔ４１から４クロック分だけ ロウレベルとなり、それ以後、Ｂ相エンコーダパルス信号Ｓｂの立上り時点及び 立下り時点に同期して同じ変化を繰り返す（図３（ｄ）参照）。

【００４６】 そして、フリップフロップ９は、Ａ相エンコーダパルス信号Ｓａとアンド回路 ２６からの出力信号Ｓ２６とを受けて、出力端子ＱからＡ相エンコーダパルス信 号Ｓａを出力信号Ｓ２６に同期してラッチした出力信号Ｓ９（図３（ｅ）参照） を出力する。この出力信号Ｓ９とクロック信号Ｓｃｋとを受けて、フリップフロ ップ１０は、Ａ相エンコーダパルス信号Ｓａを１クロック分遅らせ，且つクロッ ク信号Ｓｃｋに同期してラッチした出力信号Ｓ１０（図３（ｆ）参照）を出力す る。

【００４７】 上記フリップフロップ９の出力端子Ｑからの出力信号Ｓ９と、フリップフロッ プ１０の出力端子Ｑバーからの出力信号Ｓ１０の論理否定信号を受けることによ り、アンド回路１１は、Ａ相エンコーダパルス信号Ｓａの立上り時点に同期し且 つパルス幅が１クロック分のパルス信号Ｓ１１（図３（ｊ）参照）を出力する。 同様にして、アンド回路１２は、フリップフロップ１０の出力端子Ｑからの出力 信号Ｓ１０と、フリップフロップ９の出力端子Ｑバーからの出力信号Ｓ９の論理 否定信号を受けて、Ａ相エンコーダパルス信号Ｓａの立下り時点に同期し且つパ ルス幅が１クロック分のパルス信号Ｓ１２（図３（ｋ）参照）を出力する。

【００４８】 一方、Ａ相エンコーダパルス信号Ｓａは時刻ｔ３１まではロウレベルであるか ら、Ｂ相入力遅延手段１９のアンド回路２２は、時刻ｔ３２まではクロック信号 Ｓｃｋと同一の出力信号Ｓ２２をフリップフロップ１３の入力端子ＣＫへ与える 。この出力信号Ｓ２２は、シフトレジスタ２０及びイクスクルーシブノア回路２ １により時刻ｔ３２から４クロック分だけロウレベルとなり、その後、時刻ｔ３ ５から時刻３８まで、即ち、Ａ相エンコーダパルス信号Ｓａが時刻ｔ３７で立下 るまで、クロック信号Ｓｃｋと同一となり、時刻ｔ３８から４クロック分だけロ ウレベルとなり、それ以後、Ａ相エンコーダパルス信号Ｓａの立上り時点及び立 下り時点に同期して同じ変化を繰り返す（図３（ｇ）参照）。

【００４９】 そして、フリップフロップ１３は、Ｂ相エンコーダパルス信号Ｓｂとアンド回 路２２からの出力信号Ｓ２２とを受けて、出力端子ＱからＢ相エンコーダパルス 信号Ｓｂを出力信号Ｓ２２に同期してラッチした出力信号Ｓ１３（図３（ｈ）参 照）を出力する。この場合、上記出力信号Ｓ１３は、Ｂ相エンコーダパルス信号 Ｓｂの立上り時点ｔ３３からほぼ４クロック分だけ遅れた時点ｔ３５で立上るよ うになる。ここで、上記出力信号Ｓ１３の立上りの４クロック分の遅れは、フリ ップフロップ９がＢ相エンコーダパルス信号Ｓｂの立上り時点ｔ３３からほぼ４ クロック分だけ遅れた時点ｔ３５まで動作しないことを示している。

【００５０】 上記出力信号Ｓ１３とクロック信号Ｓｃｋとを受けて、フリップフロップ１４ は、Ｂ相エンコーダパルス信号Ｓｂを１クロック分遅らせ、且つクロック信号Ｓ ｃｋに同期してラッチした出力信号Ｓ１４（図３（ｉ）参照）を出力する。この 場合、上記出力信号Ｓ１４は、Ｂ相エンコーダパルス信号Ｓｂの立上り時点ｔ３ ３からほぼ５クロック分だけ遅れた時点ｔ３６で立上るようになる。

【００５１】 そして、アンド回路１５は、フリップフロップ１３からの出力信号Ｓ１３とフ リップフロップ１４からの出力信号Ｓ１４の論理否定信号を受けることによって 、Ｂ相エンコーダパルス信号Ｓｂの立上り時点に同期し且つパルス幅が１クロッ ク分のパルス信号Ｓ１５（図３（ｌ）参照）を出力する。同様にして、アンド回 路１６は、フリップフロップ１４からの出力信号Ｓ１４と、フリップフロップ１ ３からの出力信号Ｓ１３の論理否定信号とを受けて、Ｂ相エンコーダパルス信号 Ｓｂの立下り時点に同期し且つパルス幅が１クロック分のパルス信号Ｓ１６（図 ３（ｍ）参照）を出力する。

【００５２】 そして、アンドオア回路１７は、アンド回路１１，１２，１５，１６の各出力 信号と、フリップフロップ９，１３からの各出力信号とを受けることにより、Ｕ Ｐパルス信号Ｓｃ（図３（ｎ）参照）を出力する。

【００５３】 このＵＰパルス信号Ｓｃには、Ａ相エンコーダパルス信号ＳａとＢ相エンコー ダパルス信号Ｓｂの位相差が小さい場合であっても、従来構成（図７及び図８参 照）とは異なり、パルスの重なりが発生していない。

【００５４】 尚、アンドオア回路１８は、同様にしてアンド回路１１，１２，１５，１６の 各出力信号と、フリップフロップ９，１３の各出力信号とを受けることにより、 ＤＰパルス信号Ｓｄを出力する。

【００５５】 このような構成の本実施例によれば、Ｂ相入力遅延手段１９によって、Ａ相エ ンコーダパルス信号Ｓａの立上り時点又は立下り時点から設定時間が経過するま で４逓倍回路６へのＢ相エンコーダパルス信号Ｓｂの入力を禁止する、即ち、フ リップフロップ１３及び１４を動作させないようにすると共に、Ａ相入力遅延手 段２３によって、Ｂ相エンコーダパルス信号Ｓａの立上り時点及び立下り時点か ら設定時間が経過するまで４逓倍回路６へのＡ相エンコーダパルス信号Ｓａの入 力を禁止する、即ち、フリップフロップ９及び１０を動作させないようにする構 成とした。

【００５６】 これによって、実際のＡ相エンコーダパルス信号Ｓａ及びＢ相エンコーダパル ス信号Ｓｂの位相差が小さくなった場合においても、４逓倍回路６が入力するＡ 相エンコーダパルス信号及びＢ相エンコーダパルス信号の位相差として、即ち、 フリップフロップ９及び１０が動作する時点とフリップフロップ１３及び１４が 動作する時点との間に、設定時間即ちほぼ４クロック分の時間を確保できるよう になる。

【００５７】 従って、４逓倍回路６内において、両パルス信号Ｓａ及びＳｂの位相差を十分 長い時間に設定することができるので、両パルス信号Ｓａ及びＳｂの立上り時点 及び立下り時点に同期し且つ回転方向を特定するＵＰパルス信号Ｓｃ及びＤＰパ ルス信号Ｓｄに、パルスの重なりが発生することを防止できる。この結果、ＵＰ パルス信号Ｓｃ及びＤＰパルス信号Ｓｄにパルスの重なりが発生しないので、電 動機の速度フィードバック制御及び位置フィードバック制御を正確に行うことが できる。

【００５８】 尚、上記実施例では、Ｂ相入力遅延手段１９及びＡ相入力遅延手段２３の各シ フトレジスタ２０及び２４により４クロック分の時間を計時する構成としたが、 これに限られるものではなく、２クロック分以上の時間を計時する構成としても 良い。

【００５９】 また、上記実施例では、Ａ相入力遅延手段１９，Ｂ相入力遅延手段２３を、シ フトレジスタ２０，２４、イクスクルーシブノア回路２１，２５、アンド回路２ ２，２６から構成したが、他の論理回路を組合わせて構成しても良いことは勿論 である。

【００６０】

【考案の効果】

本考案は以上の説明から明らかなように、Ａ相エンコーダパルス信号の立上り 時点又は立下り時点から設定時間が経過するまでパルス信号発生手段へのＢ相エ ンコーダパルス信号の入力を禁止するＢ相入力遅延手段を備えると共に、Ｂ相エ ンコーダパルス信号の立上り時点及び立下り時点から設定時間が経過するまでパ ルス信号発生手段へのＡ相エンコーダパルス信号の入力を禁止するＡ相入力遅延 手段を備える構成としたので、Ａ相エンコーダパルス信号及びＢ相エンコーダパ ルス信号の位相差が小さくなったときにおいても、両パルス信号の立上り時点及 び立下り時点に同期し且つ回転方向を特定する２種類のパルス信号に、パルスの 重なりが発生することを防止できるという優れた効果を奏する。

【図面の簡単な説明】

【図１】本考案の一実施例を示す論理回路図

【図２】Ａ相エンコーダパルス信号とＢ相エンコーダパ
ルス信号との位相差が大きい場合を示すタイムチャート

【図３】Ａ相エンコーダパルス信号とＢ相エンコーダパ
ルス信号との位相差が小さい場合を示すタイムチャート

【図４】従来構成を示すブロック図

【図５】電動機の回転方向が正転の場合を示すタイムチ
ャート

【図６】電動機の回転方向が逆転の場合を示すタイムチ
ャート

【図７】図１相当図

【図８】図３相当図

【符号の説明】

６は４逓倍回路（パルス信号発生手段）、９，１０，１
３，１４はフリップフロップ、１１，１２，１５，１６
はアンド回路、１７，１８はアンドオア回路、１９はＢ
相入力遅延手段、２３はＡ相入力遅延手段を示す。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 エンコーダ等の検出器から出力されるＡ
   相エンコーダパルス信号及びＢ相エンコーダパルス信号
   を入力して、これら各パルス信号の立上り時点及び立下
   り時点に同期し且つ回転方向を特定する２種類のパルス
   信号を発生するパルス信号発生手段を備えて成る信号処
   理装置において、 前記Ａ相エンコーダパルス信号の立上り時点又は立下り
   時点から設定時間が経過するまで前記パルス信号発生手
   段への前記Ｂ相エンコーダパルス信号の入力を禁止する
   Ｂ相入力遅延手段と、 前記Ｂ相エンコーダパルス信号の立上り時点及び立下り
   時点から設定時間が経過するまで前記パルス信号発生手
   段への前記Ａ相エンコーダパルス信号の入力を禁止する
   Ａ相入力遅延手段とを備えたことを特徴とする信号処理
   装置。