JPH0561775B2 - - Google Patents
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- JPH0561775B2 JPH0561775B2 JP57065925A JP6592582A JPH0561775B2 JP H0561775 B2 JPH0561775 B2 JP H0561775B2 JP 57065925 A JP57065925 A JP 57065925A JP 6592582 A JP6592582 A JP 6592582A JP H0561775 B2 JPH0561775 B2 JP H0561775B2
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- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0119—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including complementary BJTs
- H10D84/0121—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including complementary BJTs the complementary BJTs being vertical BJTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
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- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W10/30—Isolation regions comprising PN junctions
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
- H10W15/01—Manufacture or treatment
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- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に関し、特に高速
のバイポーラトランジスタを含む半導体集積回路
装置に関する。
のバイポーラトランジスタを含む半導体集積回路
装置に関する。
半導体集積回路装置にはPNPトランジスタ、
NPNトランジスタ等が一体化構成されている。
ここで、一般にNPNトランジスタのスイツチン
グ速度は高速にすることが出来る反面、PNPト
ランジスタは構造が複雑であつたり、横方向形成
されたものは高速にすることが出来ない欠点を有
する。従つて、PNPトランジスタ、NPNトラン
ジスタとを含む半導体集積回路装置はその両トラ
ンジスタの速度的なアンバランスが生じる故に全
体として見た場合、回路的に多くの制限があつ
た。
NPNトランジスタ等が一体化構成されている。
ここで、一般にNPNトランジスタのスイツチン
グ速度は高速にすることが出来る反面、PNPト
ランジスタは構造が複雑であつたり、横方向形成
されたものは高速にすることが出来ない欠点を有
する。従つて、PNPトランジスタ、NPNトラン
ジスタとを含む半導体集積回路装置はその両トラ
ンジスタの速度的なアンバランスが生じる故に全
体として見た場合、回路的に多くの制限があつ
た。
第１図はPNPトランジスタ、NPNトランジス
タを一体化形成した従来の半導体集積回路装置を
示す。
タを一体化形成した従来の半導体集積回路装置を
示す。
第１図において、１はｐ形基板、Ｚは高濃度ｎ
形埋込み層、３はｎ形エピタキシヤル層、４は予
備分離拡散層を示す。５はエピタキシヤル層３表
面から形成された分離拡散層で、予備分離拡散層
４と途中で接続され、活性領域の分離を行なつて
いる。
形埋込み層、３はｎ形エピタキシヤル層、４は予
備分離拡散層を示す。５はエピタキシヤル層３表
面から形成された分離拡散層で、予備分離拡散層
４と途中で接続され、活性領域の分離を行なつて
いる。
６ｅ，６ｃ，７ｄはｐ型拡散層である。ここ
で、NPNトランジスタ部分においては７ｂはベ
ースとなるｐ型領域で、ラテラルPNPトランジ
スタ部分においては６ｅ，６ｃはそれぞれエミツ
タとコレクタを形成している。８ｂはPNPトラ
ンジスタのベース領域用のコンタクト、９ｅは
NPNのトランジスタのエミツタ、９ｃはNPNト
ランジスタのコレクタコンタクトのための高濃度
ｎ形拡散層である。第１図で１体化形成された、
NPN、PNPトランジスタにおいて、PNPの横型
トランジスタはベース巾（領域６ｅと６ｃ間距
離）が平面的、つまりマスクのパターン精度で定
まる。一般に、マスク精度はそれほど正確なもの
でないため、通常短かいもので3μｍ程度である。
従つて、ベース幅の狭い高密度PNPトランジス
タを形成出来ない。また、NPNトランジスタの
ベース領域７ｂにおいては拡散によつて濃度傾斜
がついているため、電界傾斜がベース領域で形成
されるのでキヤリアの加速がなされ高速化が実現
する。しかし、PNPトランジスタのベース領域
３はエピタキシヤル層そのものであり、濃度傾斜
がなく高速化が実現されない。
で、NPNトランジスタ部分においては７ｂはベ
ースとなるｐ型領域で、ラテラルPNPトランジ
スタ部分においては６ｅ，６ｃはそれぞれエミツ
タとコレクタを形成している。８ｂはPNPトラ
ンジスタのベース領域用のコンタクト、９ｅは
NPNのトランジスタのエミツタ、９ｃはNPNト
ランジスタのコレクタコンタクトのための高濃度
ｎ形拡散層である。第１図で１体化形成された、
NPN、PNPトランジスタにおいて、PNPの横型
トランジスタはベース巾（領域６ｅと６ｃ間距
離）が平面的、つまりマスクのパターン精度で定
まる。一般に、マスク精度はそれほど正確なもの
でないため、通常短かいもので3μｍ程度である。
従つて、ベース幅の狭い高密度PNPトランジス
タを形成出来ない。また、NPNトランジスタの
ベース領域７ｂにおいては拡散によつて濃度傾斜
がついているため、電界傾斜がベース領域で形成
されるのでキヤリアの加速がなされ高速化が実現
する。しかし、PNPトランジスタのベース領域
３はエピタキシヤル層そのものであり、濃度傾斜
がなく高速化が実現されない。
更に、PNPトランジスタのコレクタ領域６ｃ
の濃度がベース領域３よりむしろ高く、ベース巾
を縮少していつた場合、コレクタ、ベース間耐圧
が急速に下がる。
の濃度がベース領域３よりむしろ高く、ベース巾
を縮少していつた場合、コレクタ、ベース間耐圧
が急速に下がる。
以上の様に、PNPトランジスタのベースが巾
が広い、拡散プロフアイルにより電界傾斜がつい
ていない、PNPトランジスタのエミツタ、コレ
クタが同一濃度である等の理由により横型PNP
トランジスタは縦型NPNトランジスタに比し著
じるしく特性が劣るのが通常である。従つて、第
１図に示す半導体集積回路装置においては全体と
しての特性が不充分なものとなつていた。
が広い、拡散プロフアイルにより電界傾斜がつい
ていない、PNPトランジスタのエミツタ、コレ
クタが同一濃度である等の理由により横型PNP
トランジスタは縦型NPNトランジスタに比し著
じるしく特性が劣るのが通常である。従つて、第
１図に示す半導体集積回路装置においては全体と
しての特性が不充分なものとなつていた。
次に、これを改善した半導体集積回路装置の従
来例を第２図に示す。第２図の場合はPNPトラ
ンジスタを縦型形成したものである。
来例を第２図に示す。第２図の場合はPNPトラ
ンジスタを縦型形成したものである。
第２図において、１１はｐ型基板、１２は高濃
度ｎ型埋込み層、１３はｎ型エピタキシヤル層、
１４はｐ型予備分離拡散層で、１５は分離拡散層
である。この分離拡散層１４及び１５により、活
性領域を分離させている。分離領域１２上にイオ
ン注入法等で組作されたｐ型領域で、縦型PNP
のコレクタとなる領域である。１７，１８はそれ
ぞれ分離拡散層１４，１５の領域形成時に同時形
成されるもので、コレクタ領域１２の引出し拡散
層となつている。１９はコレクタウオールであ
る。２０はp+の拡散層で分離拡散層１５と同時
に形成され、縦型PNPトランジスタのベースと
なる領域である。
度ｎ型埋込み層、１３はｎ型エピタキシヤル層、
１４はｐ型予備分離拡散層で、１５は分離拡散層
である。この分離拡散層１４及び１５により、活
性領域を分離させている。分離領域１２上にイオ
ン注入法等で組作されたｐ型領域で、縦型PNP
のコレクタとなる領域である。１７，１８はそれ
ぞれ分離拡散層１４，１５の領域形成時に同時形
成されるもので、コレクタ領域１２の引出し拡散
層となつている。１９はコレクタウオールであ
る。２０はp+の拡散層で分離拡散層１５と同時
に形成され、縦型PNPトランジスタのベースと
なる領域である。
２１は通常のNPNトランジスタのエミツタ層、
２２はベース層、２３はエミツタ２１と同時に形
成されたコレクタ・コンタクト部である。
２２はベース層、２３はエミツタ２１と同時に形
成されたコレクタ・コンタクト部である。
さて、第２図でp+層拡散層２０、ｎ型エピタ
キシヤル層１３、p+型コレクタ層１６によつて
縦型PNPトランジスタが形成される。このPNP
トランジスタは第１図で示した横型PNPと違い、
ベース巾がマスクの寸法及び寸法精度によつて決
定されておらず、エピタキシヤル層１３の厚み及
び、p+層拡散領域１６の深さに依存しているた
め、拡散制御によつてベース巾は狭く出来る利点
がある。しかしこの構造においても多くの欠点が
ある。まず第１にベース巾であるが、これはエピ
タキシヤル層１３の厚みからエミツタ２０の拡散
深さとｐ型領域１６の上方拡散を引いたものによ
つて決定されるので、この拡散パラメータとエピ
タキシヤル層の厚み並びに濃度が必要なため、ベ
ース巾の分布が非常に大きい。
キシヤル層１３、p+型コレクタ層１６によつて
縦型PNPトランジスタが形成される。このPNP
トランジスタは第１図で示した横型PNPと違い、
ベース巾がマスクの寸法及び寸法精度によつて決
定されておらず、エピタキシヤル層１３の厚み及
び、p+層拡散領域１６の深さに依存しているた
め、拡散制御によつてベース巾は狭く出来る利点
がある。しかしこの構造においても多くの欠点が
ある。まず第１にベース巾であるが、これはエピ
タキシヤル層１３の厚みからエミツタ２０の拡散
深さとｐ型領域１６の上方拡散を引いたものによ
つて決定されるので、この拡散パラメータとエピ
タキシヤル層の厚み並びに濃度が必要なため、ベ
ース巾の分布が非常に大きい。
それに加えるにｐ型拡散層１６の濃度は埋込み
層１２との濃度との加減によつて決まるため、上
方拡散は、ｐ型拡散層１６のドーピング量によつ
て１義的に決まらず、従つて、ベース巾の分布は
ますます大きくなつてしまい、ベース巾がパター
ン精度で制限されないと云うもののベース巾の決
定制御が困難である。
層１２との濃度との加減によつて決まるため、上
方拡散は、ｐ型拡散層１６のドーピング量によつ
て１義的に決まらず、従つて、ベース巾の分布は
ますます大きくなつてしまい、ベース巾がパター
ン精度で制限されないと云うもののベース巾の決
定制御が困難である。
しかも、第１図で示したPNPトランジスタで
みられた欠点であるベース領域での濃度勾配及び
コレクタ１２の濃度が高い問題は改善されていな
い。
みられた欠点であるベース領域での濃度勾配及び
コレクタ１２の濃度が高い問題は改善されていな
い。
本発明は従来の欠点にかんがみなされたもの
で、高速のバイポーラトランジスタを含む半導体
集積回路装置を提供することを目的とする。すな
わち、本発明は横方向バイポーラトランジスタの
低速性と縦型バイポーラトランジスタの制御性を
改善することによつて、高速のバイポーラトラン
ジスタを含む半導体集積回路装置を提供せんとす
るものである。更に、本発明は高速のバイポーラ
トランジスタと高抵抗素子、I2L素子等のデバイ
スを何ら製造工程を増加することなく一体化形成
可能な半導体集積回路装置を提供せんとするもの
である。
で、高速のバイポーラトランジスタを含む半導体
集積回路装置を提供することを目的とする。すな
わち、本発明は横方向バイポーラトランジスタの
低速性と縦型バイポーラトランジスタの制御性を
改善することによつて、高速のバイポーラトラン
ジスタを含む半導体集積回路装置を提供せんとす
るものである。更に、本発明は高速のバイポーラ
トランジスタと高抵抗素子、I2L素子等のデバイ
スを何ら製造工程を増加することなく一体化形成
可能な半導体集積回路装置を提供せんとするもの
である。
以下、本発明の構成を図面を用いて説明する。
第３図は本発明の半導体集積回路装置の製造方法
を説明するための部分的な断面図である。本実施
例においては縦型のPNPトランジスタと縦型
NPNトランジスタ、高抵抗素子を一体化形成し
たものであり、縦型NPNトランジスタの部分に
改良を加えたものである。第３図において、３１
はｐ型半導体基板、３２はｎ型高濃度埋込領域、
３３は0.5〜1.0Ω程度のｎ型エピタキシヤル層で
３〜4μｍの厚さに成長される。３４はｐ型高濃
度の予備拡散領域で、エピタキシヤル層３３表面
から形成されるｐ型高濃度拡散領域３５と対をな
し、エピタキシヤル層３３の分離を行なつてい
る。この分離領域３４，３５は酸化膜分離によつ
て行なつても本発明の効果は変らない。３６はｐ
型の高濃度領域で、埋込み領域３２の内側に設置
せられ、分離領域３５と同時に形成せられてい
る。しかし、高濃度埋込領域３６の表面濃度は、
基板３１上の埋込領域３２が高濃度のためにかな
り下がつており、そのため上方への拡散は拡散領
域３４ほど高くならない。３７は拡散領域３５と
同時に形成されたp+拡散領域で、コレクタ抵抗
の削減のために設置せられたものである。
第３図は本発明の半導体集積回路装置の製造方法
を説明するための部分的な断面図である。本実施
例においては縦型のPNPトランジスタと縦型
NPNトランジスタ、高抵抗素子を一体化形成し
たものであり、縦型NPNトランジスタの部分に
改良を加えたものである。第３図において、３１
はｐ型半導体基板、３２はｎ型高濃度埋込領域、
３３は0.5〜1.0Ω程度のｎ型エピタキシヤル層で
３〜4μｍの厚さに成長される。３４はｐ型高濃
度の予備拡散領域で、エピタキシヤル層３３表面
から形成されるｐ型高濃度拡散領域３５と対をな
し、エピタキシヤル層３３の分離を行なつてい
る。この分離領域３４，３５は酸化膜分離によつ
て行なつても本発明の効果は変らない。３６はｐ
型の高濃度領域で、埋込み領域３２の内側に設置
せられ、分離領域３５と同時に形成せられてい
る。しかし、高濃度埋込領域３６の表面濃度は、
基板３１上の埋込領域３２が高濃度のためにかな
り下がつており、そのため上方への拡散は拡散領
域３４ほど高くならない。３７は拡散領域３５と
同時に形成されたp+拡散領域で、コレクタ抵抗
の削減のために設置せられたものである。
３８はn+の拡散領域で埋込領域３２と接続さ
れる。３９は本発明にかかわる主要拡散部で、低
ドーズのイオン注入法により形成され、シート抵
抗値として通常のベース抵抗の200Ω／□に比し
１桁以上高い2KΩ／□〜4KΩ／□程度のp-領域
である。
れる。３９は本発明にかかわる主要拡散部で、低
ドーズのイオン注入法により形成され、シート抵
抗値として通常のベース抵抗の200Ω／□に比し
１桁以上高い2KΩ／□〜4KΩ／□程度のp-領域
である。
４０は同時に形成されたp-領域で、ここでは
高抵抗部となつている。４１はｎ型ウエルでp-
領域３９上に形成されPNPトランジスタのベー
スとなる。４２は約200Ω／□程度に形成される
ｐ領域でPNPトランジスタのエミツタであり、
NPNトランジスタのベース領域４３と同時に形
成される。４４は高抵抗部のコンタクト用拡散領
域で、領域４２，４３と同時形成される。４５は
ベース領域４１のコンタクト拡散領域であり、
NPNトランジスタのエミツタ領域４６と同時に
形成される。４７はNPNトランジスタのコレク
タ３３のコンタクト領域である。
高抵抗部となつている。４１はｎ型ウエルでp-
領域３９上に形成されPNPトランジスタのベー
スとなる。４２は約200Ω／□程度に形成される
ｐ領域でPNPトランジスタのエミツタであり、
NPNトランジスタのベース領域４３と同時に形
成される。４４は高抵抗部のコンタクト用拡散領
域で、領域４２，４３と同時形成される。４５は
ベース領域４１のコンタクト拡散領域であり、
NPNトランジスタのエミツタ領域４６と同時に
形成される。４７はNPNトランジスタのコレク
タ３３のコンタクト領域である。
以上明らかなように、第３図では領域４２，４
１，３９で縦型PNPトランジスタが形成され、
領域４６，４３，３３で縦型NPNトランジスタ
が形成され、領域４０，４４で高抵抗が形成され
ていることがわかる。ここで、縦型PNPトラン
ジスタの特性を次に説明する。従来例で述べて来
た３つの問題点すなわち、ベース巾については、
ベースであるｎ領域４１の形成が、低濃度のp-
領域３９内に形成されており、その濃度の制御及
び深さの制御がp-領域３９上から打込まれるイ
オン注入によつて精度良く定められる。すなわ
ち、ベース巾はｎ領域４１とｐ領域４２の拡散の
みによつて決定されるので制御性が良い。つま
り、第２図の場合は３つのパラメータであつたが
本実施例では２つのパラメータでベース巾が決定
される。また、ｎ領域４１は最終的にはイオン注
入後のドライブインによつて決められるため、上
から下方向に濃度勾配がついており、電界加速が
行なわれる構造になつているのでキヤリアの走行
速度が増大し、高速動作が可能となる。又、コレ
クタとなるｐ領域３９の濃度は従来例と異なり、
p-であるため、耐圧も高い。
１，３９で縦型PNPトランジスタが形成され、
領域４６，４３，３３で縦型NPNトランジスタ
が形成され、領域４０，４４で高抵抗が形成され
ていることがわかる。ここで、縦型PNPトラン
ジスタの特性を次に説明する。従来例で述べて来
た３つの問題点すなわち、ベース巾については、
ベースであるｎ領域４１の形成が、低濃度のp-
領域３９内に形成されており、その濃度の制御及
び深さの制御がp-領域３９上から打込まれるイ
オン注入によつて精度良く定められる。すなわ
ち、ベース巾はｎ領域４１とｐ領域４２の拡散の
みによつて決定されるので制御性が良い。つま
り、第２図の場合は３つのパラメータであつたが
本実施例では２つのパラメータでベース巾が決定
される。また、ｎ領域４１は最終的にはイオン注
入後のドライブインによつて決められるため、上
から下方向に濃度勾配がついており、電界加速が
行なわれる構造になつているのでキヤリアの走行
速度が増大し、高速動作が可能となる。又、コレ
クタとなるｐ領域３９の濃度は従来例と異なり、
p-であるため、耐圧も高い。
以上の様に、第３図に示す半導体集積回路装置
は高耐圧、高速、高密度縦型PNPトランジスタ
と高速の縦型NPNトランジスタと高抵抗を一体
化構成出来るので高速化ICを実現する上で効果
は極めて大きい。
は高耐圧、高速、高密度縦型PNPトランジスタ
と高速の縦型NPNトランジスタと高抵抗を一体
化構成出来るので高速化ICを実現する上で効果
は極めて大きい。
次に、第３図における縦型PNPトランジスタ
の深さ方向不純物分布を第４図に示す。
の深さ方向不純物分布を第４図に示す。
同図において、埋込み領域３２はたとえばAs
（砒素）のような拡散係数の小さいものを使用し、
分離領域３６はボロン等を使用することにより、
基板３１からの上方拡散が図示したようになる。
またエミツタ領域３６、ベース領域４１及びコレ
クタ領域３９は、イオン注入法でそれぞれボロ
ン、リン、ボロン等を打込みその後の熱処理によ
り形成される。同図であきらかなように、ベース
領域４１の濃度傾斜が大きく、ベースに電界傾斜
が得られる。更に、コレクタ領域３９がきわめて
低濃度であるため、ベース領域４１の形成はその
深さも、ベースへの不純物の添加量と、エミツタ
領域４２不純物量の両者により、実質的に定めら
れコレクタ領因３９の不純物濃度に依存すること
ないので、その制御に困難性はない。また、第３
図における構造では、高抵抗部分領域４０と３９
が共通プロセスであり、NPNトランジスタのベ
ース領域４３がPNPトランジスタのエミツタ領
域４２及び高抵抗のコンタクト４４と共通プロセ
スで形成されるため、縦型PNPトランジスタを
形成するために、新たなプロセスとして、単にベ
ースとなるｎ形領域４１を形成するプロセスの追
加にすぎなく非常に簡単な構造となつている。
（砒素）のような拡散係数の小さいものを使用し、
分離領域３６はボロン等を使用することにより、
基板３１からの上方拡散が図示したようになる。
またエミツタ領域３６、ベース領域４１及びコレ
クタ領域３９は、イオン注入法でそれぞれボロ
ン、リン、ボロン等を打込みその後の熱処理によ
り形成される。同図であきらかなように、ベース
領域４１の濃度傾斜が大きく、ベースに電界傾斜
が得られる。更に、コレクタ領域３９がきわめて
低濃度であるため、ベース領域４１の形成はその
深さも、ベースへの不純物の添加量と、エミツタ
領域４２不純物量の両者により、実質的に定めら
れコレクタ領因３９の不純物濃度に依存すること
ないので、その制御に困難性はない。また、第３
図における構造では、高抵抗部分領域４０と３９
が共通プロセスであり、NPNトランジスタのベ
ース領域４３がPNPトランジスタのエミツタ領
域４２及び高抵抗のコンタクト４４と共通プロセ
スで形成されるため、縦型PNPトランジスタを
形成するために、新たなプロセスとして、単にベ
ースとなるｎ形領域４１を形成するプロセスの追
加にすぎなく非常に簡単な構造となつている。
次に本発明の他の実施例について説明する。第
５図は本発明の半導体集積回路装置の製造方法を
説明するための部分的な断面図で、第３図と同一
番号は同一部分を示す。
５図は本発明の半導体集積回路装置の製造方法を
説明するための部分的な断面図で、第３図と同一
番号は同一部分を示す。
第５図に示すものはPNPトランジスタのベー
ス領域４１がコレクタウオール３８に接続された
ものを示す。本実施例においては、縦型PNPト
ランジスタのベース領域４１はｎ形領域３３にま
たがつて設置されたコレクタウオール３８に接す
るごとく形成されているので抵抗値が減少するこ
ととなり、高周波特性が改善される。
ス領域４１がコレクタウオール３８に接続された
ものを示す。本実施例においては、縦型PNPト
ランジスタのベース領域４１はｎ形領域３３にま
たがつて設置されたコレクタウオール３８に接す
るごとく形成されているので抵抗値が減少するこ
ととなり、高周波特性が改善される。
第６図は本発明の実施例を示すもので、縦型
PNPトランジスタ、縦型NPNトランジスタ、高
抵抗素子、I2Lを一体化した半導体集積回路装置
の構造断面図を示すものである。
PNPトランジスタ、縦型NPNトランジスタ、高
抵抗素子、I2Lを一体化した半導体集積回路装置
の構造断面図を示すものである。
本実施例においては、第３図と同一番号は同一
部分を示し、４８，４９はp-領域で領域３９，
４０と同一工程により形成され同一深さに設置さ
れる。５０，５１は領域４２，４３，４４と同一
工程により形成されたｐ型領域である。この領域
４８と５０は図示したごとく重ね合わされて形成
されているが、これらがそれぞれI2L素子の第一、
第二のインジエクタ領域となつている。領域５１
はI2L素子のゲート領域となつている。領域４９
は上向きのNPNトランジスタのベースとなつて
いる。領域５２はI2L素子での逆方向トランジス
タのコレクタとなつている。本実施例に係るI2L
は領域５０，５１を有するために、I2Lの横型
PNPトランジスタのインジエクタ電流が少なく
なるので、充分にI2L縦型NPNトランジスタに吸
い込みが可能となる。第６図に方法によれば、 (1) IIL素子のNPNトランジスタの活性ベースと
縦型PNPトランジスタのコレクタを低濃度の
深いＰ層（前記第一のＰ型層）形成するので、
縦型PNPトランジスタの高耐圧化、IIL素子の
電流増幅率の向上及び高速化を達成することが
できる。縦型PNPトランジスタの高速化は、
浅いＮ型層をベースに用いることにより達成で
きる。
部分を示し、４８，４９はp-領域で領域３９，
４０と同一工程により形成され同一深さに設置さ
れる。５０，５１は領域４２，４３，４４と同一
工程により形成されたｐ型領域である。この領域
４８と５０は図示したごとく重ね合わされて形成
されているが、これらがそれぞれI2L素子の第一、
第二のインジエクタ領域となつている。領域５１
はI2L素子のゲート領域となつている。領域４９
は上向きのNPNトランジスタのベースとなつて
いる。領域５２はI2L素子での逆方向トランジス
タのコレクタとなつている。本実施例に係るI2L
は領域５０，５１を有するために、I2Lの横型
PNPトランジスタのインジエクタ電流が少なく
なるので、充分にI2L縦型NPNトランジスタに吸
い込みが可能となる。第６図に方法によれば、 (1) IIL素子のNPNトランジスタの活性ベースと
縦型PNPトランジスタのコレクタを低濃度の
深いＰ層（前記第一のＰ型層）形成するので、
縦型PNPトランジスタの高耐圧化、IIL素子の
電流増幅率の向上及び高速化を達成することが
できる。縦型PNPトランジスタの高速化は、
浅いＮ型層をベースに用いることにより達成で
きる。
(2) IIL素子のNPNトランジスタの活性ベースの
濃度が通常の縦型NPNバイポーラトランジス
タの活性ベースに比べて1/10以下（シート抵抗
が10倍で深い）となるので、IILのベース幅を
広くとることができ、IILの電流増幅率を高く
安定に制御することができる。通常縦型NPN
バイポーラトランジスタのベースは高濃度の浅
いＰ型層で形成されているので高速化が達成で
きる。
濃度が通常の縦型NPNバイポーラトランジス
タの活性ベースに比べて1/10以下（シート抵抗
が10倍で深い）となるので、IILのベース幅を
広くとることができ、IILの電流増幅率を高く
安定に制御することができる。通常縦型NPN
バイポーラトランジスタのベースは高濃度の浅
いＰ型層で形成されているので高速化が達成で
きる。
(3) IILの活性ベースと同り領域（前記第一のＰ
型層）を抵抗対として用いことにより、縦型
NPNトランジスタのベース（前記第二のＰ型
層）を抵抗体として用いた場合よりも約1/10の
面積で同じ値の高シート抵抗体と形成できる。
型層）を抵抗対として用いことにより、縦型
NPNトランジスタのベース（前記第二のＰ型
層）を抵抗体として用いた場合よりも約1/10の
面積で同じ値の高シート抵抗体と形成できる。
すなわち、本実施例においては特性の優れた
I2Lを何らプロセスを変更することなく一体化形
成出来る効果がある。尚、ここで、縦型PNPト
ランジスタの特性は第３図、第５図で示した場合
と同様に高速性等を満足するものであることは云
うまでもない。
I2Lを何らプロセスを変更することなく一体化形
成出来る効果がある。尚、ここで、縦型PNPト
ランジスタの特性は第３図、第５図で示した場合
と同様に高速性等を満足するものであることは云
うまでもない。
第７図は本発明の更に別の実施例を示す半導体
集積回路装置の構造断面図であり、第６図に示す
実施例のI2L部分の改良形である。同図において
第６図と同一番号は同一部分を示す。本実施例に
おいてはI2Lのp-領域４９に領域５２をおおう如
く、ｎ型領域５３が形成されていることが特長で
ある。この領域５３は縦型PNPトランジスタの
ベース領域４１と同一工程で形成されたものであ
る。縦つて、本実施例においてはI2Lのp-領域４
９の巾が狭くなるので、I2Lの縦型NPNトランジ
スタのhFEが増加することになる。
集積回路装置の構造断面図であり、第６図に示す
実施例のI2L部分の改良形である。同図において
第６図と同一番号は同一部分を示す。本実施例に
おいてはI2Lのp-領域４９に領域５２をおおう如
く、ｎ型領域５３が形成されていることが特長で
ある。この領域５３は縦型PNPトランジスタの
ベース領域４１と同一工程で形成されたものであ
る。縦つて、本実施例においてはI2Lのp-領域４
９の巾が狭くなるので、I2Lの縦型NPNトランジ
スタのhFEが増加することになる。
以上、本発明によれば従来の様に縦型トランジ
スタのベース巾を定める方法が、たとえばマスク
精度で決まつたり、プロセスの３〜４の拡散プロ
フアイルのからみで定まつたりというように特定
できず、かつ巾もバラツキが大きいため、広めに
設定せねばならない欠点がなく、本発明は実質的
に領域４１，４２の拡散のみでベース巾が決ま
り、制御性が良い。
スタのベース巾を定める方法が、たとえばマスク
精度で決まつたり、プロセスの３〜４の拡散プロ
フアイルのからみで定まつたりというように特定
できず、かつ巾もバラツキが大きいため、広めに
設定せねばならない欠点がなく、本発明は実質的
に領域４１，４２の拡散のみでベース巾が決ま
り、制御性が良い。
又、本発明での縦型トランジスタのコレクタが
領域３９で形成されるので、コレクタの濃度が低
く、ベース長を狭くした場合耐圧劣化をおこす欠
点が生じない。更に、本発明の縦型トランジスタ
はベースは領域４１で形成されるので濃度傾斜が
あり、電界加速され高速化を実現出来る。また、
本発明は、他のNPN素子、I2L、高抵抗素子と
も、同一工程で製作出来しかもこれらの素子特性
に悪影響を与えない利点を有する。
領域３９で形成されるので、コレクタの濃度が低
く、ベース長を狭くした場合耐圧劣化をおこす欠
点が生じない。更に、本発明の縦型トランジスタ
はベースは領域４１で形成されるので濃度傾斜が
あり、電界加速され高速化を実現出来る。また、
本発明は、他のNPN素子、I2L、高抵抗素子と
も、同一工程で製作出来しかもこれらの素子特性
に悪影響を与えない利点を有する。
以上、本発明は簡単な構成により高速化半導体
集積回路装置を実現出来るので工業的価値が高
い。
集積回路装置を実現出来るので工業的価値が高
い。
第１図及び第２図は従来の半導体集積回路装置
の構造断面図、第３図は縦型PNPトランジスタ、
縦型NPNトランジスタ及び高抵抗素子を一体化
した本発明の部分的な実施例に係る半導体集積回
路装置の構造断面図、第４図は第３図の縦型
PNPトランジスタの不純物分布図、第５図は第
３図における縦型PNPトランジスタを改良した
本発明の他の部分的な実施例を示す構造断面図、
第６図及び第７図は第３図のものにI2Lを一体化
した本発明の実施例に係る構造断面図を示す。 ３６……p+埋込領域、３９……p-コレクタ領
域、４０……p-抵抗領域、４１……ｎ型ベース
領域、４２……ｐ型エミツタ領域、４３……ｐ型
ベース領域、４４……抵抗コンタクト領域、５０
……I2Lインジエクタ領域、５１……I2Lゲート領
域、５２……I2Lコレクタ領域、５３……ｎ型領
域。
の構造断面図、第３図は縦型PNPトランジスタ、
縦型NPNトランジスタ及び高抵抗素子を一体化
した本発明の部分的な実施例に係る半導体集積回
路装置の構造断面図、第４図は第３図の縦型
PNPトランジスタの不純物分布図、第５図は第
３図における縦型PNPトランジスタを改良した
本発明の他の部分的な実施例を示す構造断面図、
第６図及び第７図は第３図のものにI2Lを一体化
した本発明の実施例に係る構造断面図を示す。 ３６……p+埋込領域、３９……p-コレクタ領
域、４０……p-抵抗領域、４１……ｎ型ベース
領域、４２……ｐ型エミツタ領域、４３……ｐ型
ベース領域、４４……抵抗コンタクト領域、５０
……I2Lインジエクタ領域、５１……I2Lゲート領
域、５２……I2Lコレクタ領域、５３……ｎ型領
域。
Claims (1)
- １ Ｐ型半導体基板上に縦型PNPトランジスタ
と縦型NPNトランジスタとＰ型高抵抗素子とIIL
素子形成用のＮ型エピタキシヤル層を形成し、前
記エピタキシヤル層内に前記縦型PNPトランジ
スタのＰ型コレクタと前記高抵抗素子のＰ型高抵
抗領域と前記IIL素子のNPNトランジスタのＰ型
活性ベース及び第一のインジエクタ領域とを第一
のＰ型層で同時に形成し、前記縦型PNPトラン
ジスタのベースを第一のＮ型層で形成し、前記縦
型PNPトランジスタのＰ型エミツタと前記縦型
NPNトランジスタのＰ型ベースと前記高抵抗素
子のＰ型コンタクト領域と前記IIL素子のNPNト
ランジスタのＰ型外部ベース及び第二のインジエ
クタ領域とを第二のＰ型層で同時に形成し、前記
縦型PNPトランジスタのＮ型ベースコンタクト
と前記縦型NPNトランジスタのＮ型エミツタと
前記IIL素子のNPNトランジスタのコレクタとを
第二のＮ型層で同時に形成し、前記第一のＰ型層
を前記第二のＰ型層よりも深く且つシート抵抗で
１ケタ以上高く形成し、前記第一のＮ型層を前記
第一のＰ型層よりも高濃度で浅くかつ前記第二の
Ｐ型層よりも低濃度で深く形成し、前記第二のＮ
型層が前記第二のＰ型層よりも高濃度で浅く形成
することを特徴とする半導体集積回路装置の製造
方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065925A JPS58182260A (ja) | 1982-04-19 | 1982-04-19 | 半導体集積回路装置 |
| EP83103726A EP0093304B1 (en) | 1982-04-19 | 1983-04-18 | Semiconductor ic and method of making the same |
| DE8383103726T DE3361832D1 (en) | 1982-04-19 | 1983-04-18 | Semiconductor ic and method of making the same |
| US07/124,423 US4826780A (en) | 1982-04-19 | 1987-11-23 | Method of making bipolar transistors |
| US07/295,380 US5066602A (en) | 1982-04-19 | 1989-01-10 | Method of making semiconductor ic including polar transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065925A JPS58182260A (ja) | 1982-04-19 | 1982-04-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182260A JPS58182260A (ja) | 1983-10-25 |
| JPH0561775B2 true JPH0561775B2 (ja) | 1993-09-07 |
Family
ID=13301030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065925A Granted JPS58182260A (ja) | 1982-04-19 | 1982-04-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182260A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2540297B2 (ja) * | 1985-09-09 | 1996-10-02 | 株式会社 リコー | 感熱記録材料 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5753667B2 (ja) * | 1974-07-04 | 1982-11-13 | ||
| JPS6019671B2 (ja) * | 1976-02-27 | 1985-05-17 | ソニー株式会社 | 半導体装置の製法 |
| JPS53134374A (en) * | 1977-04-28 | 1978-11-22 | Sony Corp | Semiconductor device |
-
1982
- 1982-04-19 JP JP57065925A patent/JPS58182260A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58182260A (ja) | 1983-10-25 |
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