JPH0564380B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はデータ伝送装置に関し、特に、複数
の並列な入力側伝送路を介して伝送されてきたデ
ータを直列的に出力側の伝送路に伝送するような
データ伝送装置の改良に関する。

［従来の技術］ 電子計算機などを用いたデータ処理装置におい
ては、複数の処理装置をデイジタル信号による通
信によつて結合している。そして、データ処理を
複数の処理装置で分散して処理したとき、各処理
装置で得られた結果は、これらの処理装置群とは
異なる第２の処理装置に送られ、この第２の処理
装置では、受信した複数の結果を用いて処理を実
行する。

［発明が解決しようとする問題点］ 上述の各処理装置において、分散されたデータ
を処理するのに要する時間は、受信したデータや
該装置に要求される処理の内容によつて異なり、
それぞれにおいて処理された結果データ群が常に
音じ順序でしかも同じ時間間隔で送信されるとは
限らない。また、前記データ群を受信して処理を
行なう第２の処理装置では、すべてのデータが完
全に揃うまで次の処理を行なえない場合もある
が、前記データ群の一部のデータを受信し次第処
理の一部の実行に取りかかれる場合も多い。後者
の場合、前記データ群の到着順にかかわらず、実
行処理順序に対応する順序に並び替える機能を伝
送路自体に持たすことができるならば、処理装置
のハードウエア量を減少させることができる。さ
らに、第２の処理装置における処理時間のばらつ
きから生じるデータ群の滞留を極力緩和するよう
なバツフア機能を伝送路自体に持たすことができ
るならば、さらに処理装置のハードウエア量を減
少させることができる。

また、パケツト通信を行なう場合、各パケツト
の内容を並列なデータ伝送路に分割し、パケツト
を分割したときとは異なる順番で再合成すること
により、各パケツトの内容を任意の順に並び替え
ることも可能となる。

それゆえに、この発明の主たる目的は、複数の
並列な入力側伝送路を介して伝送されてきたデー
タを、伝送路の収容能力の限界まで受理すること
ができ、しかも予め定める順序で直列的に出力側
の伝送路に伝送できるようなデータ伝送装置を提
供することである。

［問題点を解決するための手段］ この発明にかかるデータ伝送装置は、それぞれ
が並列的に設けられかつ後段に送信許可信号を出
力したことに応じて、後段からのデータを受け、
前段から送信許可信号が送られてきたことに応じ
てデータを出力する複数の入力側データ伝送路
と、各入力側データ伝送路のそれぞれに対応して
設けられ、対応の入力側データ伝送路から出力さ
れるデータを保持し、出力側に合流させる合流デ
ータ伝送手段と、後段に送信許可信号を出力した
ことに応じて後段からのデータを受け、前段から
送信許可信号が送られてきたことに応じてデータ
を出力する出力側データ伝送路と、出力側データ
伝送路から送信許可信号が送られてきたことに応
じて、各合流データ伝送手段を予め定める順序が
開き、対応の入力側データ伝送路に送信許可信号
を与え、対応する入力側データ伝送路から送られ
てきたデータを出力側データ伝送路に出力するよ
うに各合流データ伝送手段を制御し、出力側デー
タ伝送路から送信禁止信号が与えられているとき
に、対応の入力側データ伝送路にデータが送られ
てきたことに応じて、そのデータを対応の合流デ
ータ伝送手段に保持するように制御する合流制御
手段とを備えて構成される。

［作用］ この発明にかかるデータ伝送装置は、出力側の
データ伝送路から送信許可信号が送られてきたこ
とに応じて、合流データ伝送手段を予め定める順
序で開き、対応の入力側データ伝送路に送信許可
信号を与えて、対応する入力側データ伝送路から
送られてきたデータを出力側データ伝送路に出力
するように制御し、出力側データ伝送路にデータ
がつまつていて、送信禁止信号が与えられている
ときに、対応の入力側データ伝送路にデータが送
られてきたことに応じて、そのデータを対応の合
流データ伝送手段に保持することにより、データ
を伝送路の収容能力の限界まで受理しかつ合流制
御に要する最小の遅延時間で出力側のデータ伝送
路に順次伝送することができる。

［発明の実施例］ 第１図はこの発明の一実施例の概略ブロツク図
である。この第１図に示す実施例では、２つのデ
ータ伝送路１および２が並列的に設けられ、それ
ぞれのデータ伝送路１および２に対応して、伝
送／合流制御ゲート回路１０および２０が設けら
れる。この伝送／合流制御ゲート回路１０および
２０を開閉制御するために、合流制御部５０が設
けられる。合流制御部５０はデータ伝送路１０お
よび２０を予め定める順で開閉制御し、データ伝
送路１および２からのデータを出力側のデータ伝
送路６０に伝送する。なお、この第１図に示すデ
ータ伝送装置においては、データ伝送路１の方が
データ伝送路２よりも優先するように予め定めら
れている。

次に、第１図に示した実施例の具体的な動作に
ついて説明する。初期状態においては、出力側の
データ伝送路６０はデータの受信が可能な状態で
あり、UK信号６ａが合流制御部５０に対して送
り返されている。合流制御部５０は出力側のデー
タ伝送路６０からのUK信号６ａを受け、伝送／
合流制御ゲート回路１０および２０にUK信号５
ａおよび５ｂを出力するとともに、合流制御線５
ｃ，５ｄによつて伝送／合流制御ゲート回路１０
を開き、伝送／合流制御ゲート回路２０を閉じ
る。応じて、伝送／合流制御ゲート回路１０はそ
のゲートを開き、合流制御部５０からのUK信号
５ａを合流制御部５０から受けているとき、デー
タ伝送路１に対してAK信号１０ａを送り返す。

データ伝送路１にデータが到着した場合、その
データは伝送／合流制御ゲート回路１０および合
流制御部５０を介して出力側のデータ伝送路６０
に伝送される。そして、出力側のデータ伝送路６
０をデータが通過したとき、UK信号６ａが出力
側のデータ伝送路６０から合流制御部５０に送り
返される。合流制御部５０はUK信号６ａが与え
られたことに応じて、合流制御線５ｃにより、伝
送／合流制御ゲート回路１０を閉じ、合流制御線
５ｄにより、伝送／合流制御ゲート回路２０を開
く。伝送／合流制御ゲート回路２０はAK信号２
０ａをデータ伝送路２に送り返し、データ伝送路
２からのデータの流入を許可する。

次に、データ伝送路２にデータが到着したと
き、そのデータは伝送／合流制御ゲート回路２０
および合流制御部５０を介して出力側のデータ伝
送路６０に伝送される。そして、データ伝送路６
０をデータが通過したとき、UK信号６ａが合流
制御部５０に送り返される。合流制御部５０は
UK信号６ａに基づいて、合流制御線５ｄにより
伝送／合流制御ゲート回路２０を閉じ、合流制御
線５ｃに基づいて、伝送／合流制御ゲート回路１
０を開く。伝送／合流制御ゲート回路１０は、
AK信号１０ａをデータ伝送路１に送り返し、デ
ータ伝送路１からのデータの流入を許可して、初
期状態に戻る。

データ伝送路２に先にデータが到着した場合、
合流制御線５ｄにより、伝送／合流制御ゲート回
路２０でデータが保持され、データ伝送路１にデ
ータガ到着するのを待つ。データ伝送路１にデー
タが到着したとき、データ伝送路１に先にデータ
が到着したときと同じ動作を繰返す。

なお、合流制御部５０がデータを伝送中である
か、またはデータを保持していて詰まり状態にあ
る場合には、UK信号６ａにより、合流制御部５
０がUK信号を５ａおよび５ｂをそれぞれ伝送／
合流制御ゲート回路１０，２０に送り返し、該ゲ
ート回路で受理したデータを保持し、いずれも前
記ゲートからの合流制御部５０へのデータ伝送を
禁止する。

第２図は２分岐したデータを合成する実施例の
具体的な回路図である。まず、第２図を参照し
て、構成について説明する。伝送／合流制御ゲー
ト回路１０はレジスタ１１とＣ素子
（Coincidence Element）１２，１３および１６
とから構成される。また、他方の伝送／合流制御
ゲート回路２０はレジスタ２１とＣ素子２２，２
３および２６とから構成される。合流制御部５０
はＤタイプフリツプフロツプ５１とレジスタ５２
とORゲート５３とＣ素子５４，５５とインバー
タ５６とANDゲート１４，２４とから構成され
る。

次に、第２図に示した実施例の動作について説
明する。初期状態において、リセツト信号がＣ素
子１２，１３，１６，２２，２３，２６，５４お
よび５５とＤタイプフリツプフロツプ５１とに与
えられる。それによつて、Ｃ素子１２，１３，１
６，２２，２３，２６，５４および５５がそれぞ
れ初期リセツトされ、それぞれのＱ１出力が
“Ｌ”レベルになり、Ｑ２が“Ｈ”レベルになる。
また、Ｄタイプフリツプフロツプ５１はリセツト
信号によりセツトされ、そのＱ出力が“Ｈ”レベ
ルになり、その出力が“Ｌ”レベルになる。Ｄ
タイプフリツプフロツプ５１のＱ出力が“Ｈ”レ
ベルになり、出力が“Ｌ”レベルになつたこと
により、レジスタ１１はイネーブルになり、レジ
スタ２１はデイスエーブルになる。したがつて、
一方の伝送／合流制御ゲート回路１０が他方の伝
送／合流制御ゲート回路２０に対して優先とされ
る。

合流制御部５０のＣ素子５４は初期リセツトさ
れているために、そのＱ１出力は“Ｌ”レベルに
なつていて、この“Ｌ”レベル信号は、インバー
タ５６によつて反転されて、“Ｈ”レベル信号が
ANDゲート１４，２４のそれぞれの一方入力端
に与えられる。ANDゲート１４は、その他方入
力端にＤタイプフリツプフロツプ５１のＱ出力で
ある“Ｈ”レベル信号が与えられているため、合
流制御部５０へのデータ伝送路１からのデータ伝
送が可能であることを表わすAK１信号をＣ素子
１６に与える。しかし、他方のANDゲート２４
の他方の入力端には、Ｄタイプフリツプフロツプ
５１の出力である“Ｌ”レベル信号が与えられ
ているために、このANDゲート２４は開かれな
い。

この状態において、データ１がレジスタ１１に
与えられ、パルス信号C₁₀がＣ素子１２に与えら
れると、Ｃ素子１２はＣ素子１３のＱ２出力が
“Ｈ”レベルであるため、そのＱ１出力を“Ｈ”
レベルにする。Ｃ素子１２のＱ１出力がＣ素子１
３に伝達されると、Ｃ素子１６のＱ２出力が
“Ｈ”レベルであるため、そのＱ１出力を“Ｈ”
レベルにする。Ｃ素子１３のＱ１出力はＣ素子１
６に伝達されると同時に、レジスタ１１のクロツ
クパルス入力端CPに与えられる。レジスタ１１
はＣ素子１３のＱ１出力が“Ｈ”レベルに立ち上
がるタイミングでデータ１を記憶する。また、Ｃ
素子１６はANDゲート１４の出力、すなわち
AK１信号が“Ｈ”レベルであるため、そのＱ１
出力を“Ｈ”レベルにする。

前述のＣ素子１６のＱ１出力はORゲート５３
を介してＣ素子５４に与えられる。Ｃ素子５４は
Ｃ素子５５が初期リセツトにより、そのＱ出力が
“Ｈ”レベルになつているため、そのＱ１出力を
“Ｈ”レベルにする。この“Ｈ”レベル信号はイ
ンバータ５６によつて反転され、“Ｌ”レベルと
なつて、前述のANDゲート１４を閉じる。デー
タ伝送路６０から“Ｈ”レベルの送信許可信号
UK２がＣ素子５５に与えられると、Ｃ素子５５
はそのＱ１出力を“Ｈ”レベルにする。すると、
レジスタ５２はＣ素子５５のＱ１出力が“Ｈ”レ
ベルに立ち上がるタイミングで、レジスタ１１に
記憶されていたデータ１を記憶して、データ伝送
路６０への伝送を可能にする。

次に、Ｃ素子５４をパルス信号が通過して、そ
のＱ１出力が“Ｌ”レベルに立ち下がると、イン
バータ５６によつて反転され、ANDゲート１４，
２４のそれぞれの一方入力端に与えられる。ま
た、Ｃ素子５４のＱ２出力は“Ｈ”レベルに立ち
上がる。この“Ｈ”レベルに立ち上がつた信号
は、Ｄタイプフリツプフロツプ５１のクロツクパ
ルス入力端CPに与えられる。Ｄタイプフリツプ
フロツプ５１は、そのＤ入力がその出力に接続
されているため、クロツクパルスの立ち上がるタ
イミングで反転する。すなわち、Ｄタイプフリツ
プフロツプ５１のＱ出力が“Ｌ”レベルになり、
その出力が“Ｈ”レベルになる。それによつ
て、今度はレジスタ１１がデイスエーブル状態に
なり、レジスタ２１がイネーブル状態となる。ま
た、ANDゲート２４はＤタイプフリツプフロツ
プ５１のＱ出力が“Ｈ”レベルになつたことによ
つてゲートを開き、“Ｈ”レベルのAK２信号を
Ｃ素子２６に与える。これにより、伝送／合流制
御ゲート回路２０へもデータ伝送路２からのデー
タ伝送が可能になる。

データ２がレジスタ２１に与えられ、パルス信
号C₂₀がＣ素子２２に与えられると、Ｃ素子２２
はそのパルス信号C₂₀をＣ素子２３に伝達する。
Ｃ素子２３はＣ素子２６のＱ２出力が“Ｈ”レベ
ルになつているため、そのＱ１出力を“Ｈ”レベ
ルにする。Ｃ素子２３のＱ１出力がＣ素子２６に
伝達されるとともに、レジスタ２１のクロツクパ
ルス入力端CPに与えられる。レジスタ２１はＣ
素子２３のＱ１出力が“Ｈ”レベルに立ち上がる
タイミングでデータ２を記憶する。Ｃ素子２６は
ANDゲート２４の出力、すなわちAK２が“Ｈ”
レベルになつているため、その入力を許可して、
Ｑ１出力を“Ｈ”レベルに立ち上げ、この信号が
ORゲート５３を介してＣ素子５４に与えられ
る。そして、前述の説明と同様にして、Ｃ素子５
４，５５を介してレジスタ５２のクロツクパルス
入力端CPに入力が与えられる。その“Ｈ”レベ
ルへの立ち上がりのタイミングによつて、レジス
タ５２はレジスタ２１に記憶されていたデータ２
を記憶し、データ伝送路６０への伝送を可能にす
る。

上述のごとく、この実施例によれば、出力側の
データ伝送路６０が空いている状態において、デ
ータ１をデータ２に優先して伝送することがで
き、データ１とデータ２が同時に入力された場合
には、データ１を伝送／合成制御ゲート１０から
合流制御部５０を介してデータ伝送路６０に伝送
した後に、データ２を伝送／合流制御ゲート２０
から合流制御部５０を介してデータ伝送路６０に
伝送できる。

さらに、上述の実施例によれば、データ伝送路
６０および合流制御部５０がデータを保持してい
て伝送が中断された場合でも、伝送／合流制御ゲ
ート回路１０に内蔵したＣ素子１６および伝送／
合流制御ゲート回路２０に内蔵したＣ素子２６
と、合流制御部５０とのハンドシエイク転送制御
によつて、データ伝送路１または２からの伝送デ
ータ１または２を、伝送／合流制御ゲート回路１
０または２０で受理することが可能となる。すな
わち、伝送／合流制御ゲート回路１０および２０
に、データ伝送路としての機能を合流制御機能と
は独立に付加することにより、先段が詰まり状態
の場合でも、後続のデータを、本来のデータ伝送
路１または２に遅滞なく収容できる。

第３図はこの発明の他の実施例を示す概略ブロ
ツク図である。この第３図に示す実施例は、４つ
のデータ伝送路１ないし４から伝送されてきたデ
ータを予め定める順序でデータ伝送路６０に伝送
するものである。このために、各データ伝送路１
ないし４のそれぞれに対応して伝送／合流制御ゲ
ート回路１０ないし４０が設けられ、これらの伝
送／合流制御ゲート回路１０ないし４０が合流制
御部５０に接続される。合流制御部５０には、前
述の第１図と同様にして、データ伝送路６０が接
続される。

次に、動作について説明する。この第３図に示
した例では、前述の第１図に示した例に比べて、
データ伝送路が４つになつているが、その詳細な
動作は第１図の例と同じであるので、たとえばデ
ータ伝送路１はデータ伝送路２に優先し、データ
伝送路２はデータ伝送路３に優先し、データ伝送
路３はデータ伝送路４に優先する場合について簡
単に説明する。データ伝送路６０が空状態になつ
ているときには、UK信号６ａが合流制御部５０
に与えられる。合成制御部５０はデータ制御部６
０からUK信号６ａが与えられると、UK信号５
ａ，５ｂ，５ｅおよび５ｇをそれぞれ伝送／合流
制御ゲート回路１０ないし４０に与える。さら
に、合流制御部５０は合流制御信号５ｃを伝送／
合流制御ゲート回路１０に与える。伝送／合流制
御ゲート回路１０は合流制御信号５ｃが与えられ
ると、AK信号１０ａをデータ伝送路１に与え
る。

データ伝送路１からのデータは、伝送／合流制
御ゲート回路１０および合流制御部５０を介し
て、データ伝送路６０に伝送される。データ伝送
路１からのデータの伝送が完了すると、合流制御
部５０は合流制御信号５ｄを伝送／合流制御ゲー
ト回路２０に与える。よつて、伝送／合流制御ゲ
ート回路２０はAK信号２０ａをデータ伝送路２
に与える。それによつて、データ伝送路２はデー
タを伝送／合流制御ゲート回路２０から合流制御
部５０を介してデータ伝送路６０に与える。

以下、同様にして、データ伝送路３からのデー
タが伝送／合流制御ゲート回路３０および合流制
御部５０を介してデータ伝送路６０に伝送され、
その後データ伝送路４からのデータが伝送／合流
制御ゲート回路４０から合流制御部５０を介して
データ伝送路６０に伝送される。

第４図はこの発明の他の実施例の詳細な回路図
である。第４図を参照して、まず構成について説
明する。伝送／合流制御ゲート回路１０はレジス
タ１１とＣ素子１２，１３，１６とバツフア１５
とから構成され、伝送／合流制御ゲート回路２０
はレジスタ２１とＣ素子２２，２３，２６とバツ
フア２５とから構成され、伝送／合流制御ゲート
回路３０はレジスタ３１とＣ素子３２，３３，３
６とバツフア３５とから構成され、伝送／合流制
御ゲート回路はレジスタ４１とＣ素子４２，４
３，４６とバツフア４５とから構成される。さら
に、合流制御部５０はレジスタ５２とＣ素子５
４，５５と４入力ORゲート５７とＤタイプフリ
ツプフロツプ５０１ないし５０４とANDゲート
１４，２４，３４，４４とから構成される。

Ｄタイプフリツプフロツプ５０１ないし５０４
はシフトレジスタを構成している。そして、Ｄタ
イプフリツプフロツプ５０１は最初にセツトさ
れ、順次Ｄタイプフリツプフロツプ５０２，５０
３および５０４の順でセツトされる。このため
に、初期リセツト信号はＤタイプフリツプフロツ
プ５０１のセツト入力端Ｓに与えられるが、Ｄタ
イプフリツプフロツプ５０２ないし５０４には初
期リセツト信号がリセツト入力端Ｒに与えられ
る。そして、最初にＤタイプフリツプフロツプ５
０１がセツトされると、伝送／合流制御ゲート回
路１０がイネーブル状態となり、続いてＤタイプ
フリツプフロツプ５０２がセツトされると、伝
送／合流制御ゲート回路２０がイネーブル状態と
なり、Ｄタイプフリツプフロツプ５０３がセツト
されると、伝送／合流制御ゲート回３０がイネー
ブル状態となり、Ｄタイプフリツプフロツプ５０
４がセツトされると、伝送／合流制御ゲート回４
０がイネーブル状態となる。

次に、動作について説明する。初期状態におい
て、初期リセツト信号がＤタイプフリツプフロツ
プ５０１のセツト入力端Ｓに入力されると、この
Ｄタイプフリツプフロツプ５０１がセツトされ、
そのＱ出力が“Ｈ”レベルになる。この初期リセ
ツト信号はＤタイプフリツプフロツプ５０２ない
し５０４のリセツト入力端Ｒにも入力されるた
め、これらのＤタイプフリツプフロツプ５０２な
いし５０４はそれぞれリセツトされ、それぞれの
Ｑ出力は“Ｌ”レベルになる。

なお、図示していないが、Ｃ素子１２，１３，
１６，２２，２３，２６，３２，３３，３６，４
２，４３，４６，５４および５５にも初期リセツ
ト信号が与えられ、各Ｃ素子のＱ１出力は“Ｌ”
レベルになつている。Ｃ素子５４のＱ２出力は
“Ｈ”レベルになつており、Ｄタイプフリツプフ
ロツプ５０１のＱ出力も“Ｈ”レベルになつてい
るため、ANDゲート１４が開かれる。

また、Ｄタイプフリツプフロツプ５０１のＱ出
力が“Ｈ”レベルになつていることにより、伝
送／合流制御ゲート回路１０のバツフア１５はイ
ネーブル状態となり、伝送／合流制御ゲート回路
２０ないし４０のバツフア２５，３５および４５
がそれぞれデイスエーブル状態となつていて、そ
れぞれの出力はハイインピーダンスになつてい
る。

今、データ１が伝送／合流制御ゲート回路１０
のレジスタ１１に与えられ、パルス信号C₁₀がＣ
素子１２に与えられると、パルス信号C₁₀がＣ素
子１２からＣ素子１３を介してレジスタ１１にク
ロツクパルスとして与えられる。それによつて、
データ１はレジスタ１１に記憶され、レジスタ１
１の出力はバツフア１５を介して合流制御部５０
のレジスタ５２に与えられる。

また、Ｃ素子１３のＱ１出力はＣ素子１６に伝
達され、そのＱ１出力の“Ｈ”レベル信号はOR
ゲート５７を介してＣ素子５４に入力される。Ｃ
素子５５のＱ２出力は初期リセツトにより、“Ｈ”
レベルになつているため、ORゲート５７を介し
てＣ素子５４の入力が許可される。出力側の伝送
路から送信許可信号UK２がＣ素子５５に入力さ
れると、Ｃ素子５４のＱ１出力はＣ素子５５に伝
達され、そのＱ１出力が“Ｈ”レベルに立ち上が
る。この立ち上がりのタイミングでレジスタ５２
はバツフア１５から出力されたデータ１を記憶す
る。それによつて、データ１が出力側の伝送路６
０に伝送可能になる。

一方、Ｃ素子５４のＱ２出力は、パルス信号が
Ｃ素子５５に伝達された後、再び“Ｌ”レベルか
ら“Ｈ”レベルに立ち上がることによつて、Ｄタ
イプフリツプフロツプ５０１のＱ出力が反転し、
そのＱ出力が“Ｌ”レベルになる。また、２段目
のＤタイプフリツプフロツプ５０２は、そのＤ入
力が“Ｈ”レベルであるため、Ｃ素子５４のＱ２
出力が“Ｈ”レベルに立ち上がるタイミングでセ
ツトされ、そのＱ出力が“Ｈ”レベルになる。こ
のため、２段目の伝送／合流制御ゲート回路２０
のANDゲート２４が開かれ、バツフア２５がイ
ネーブル状態となり、初段のANDゲート１４は
閉じられるとともに、バツフア１５はデイスエー
ブル状態となる。

そして、データ２が伝送／合流制御ゲート回路
２０レジスタ２１に与えられ、パルス信号C₂₀が
Ｃ素子２２に入力されると、前述の説明と同様に
して、パルス信号C₂₀がＣ素子２３に伝達される。
そして、Ｃ素子２３のＱ１出力が“Ｈ”レベルに
なるタイミングでデータ２がレじスタ２１に記憶
され、バツフア２５を介してレジスタ５２に与え
られる。Ｃ素子２３のＱ１出力は、ANDゲート
２４の出力である“Ｈ”レベル信号を受けて、Ｃ
素子２６に伝達され、さらにORゲート５７から
Ｃ素子５４を介してＣ素子５５に与えられる。出
力側のデータ伝送路６０から送信許可信号UK２
がＣ素子５５に与えられると、Ｃ素子５４のＱ１
出力がＣ素子５５を介して、レジスタ５２にクロ
ツクパルスとして与えられる。レジスタ５２はＣ
素子５５のＱ１出力が“Ｈ”レベルに立ち上がる
タイミングで、レジスタ２１からバツフア２５介
して与えられるデータ２を記憶し、そのデータ２
を出力側のデータ伝送路６０に伝送可能にする。

一方、Ｃ素子５４のＱ２出力が“Ｌ”レベルか
ら“Ｈ”レベルに立ち上がつたタイミングで、今
度は３段目のＤタイプフリツプフロツプ５０３が
セツトされ、２段目のＤタイプフリツプフロツプ
５０２がリセツトされる。それによつて、伝送／
合流制御ゲート回路３０のみがイネーブル状態と
なる。以下、同様の動作を繰返し、伝送／合流制
御ゲート回路３０に入力されたデータ３が出力側
のデータ伝送路６０に伝送可能になり、その後伝
送／合流制御ゲート回路４０に入力されたデータ
４が出力側のデータ伝送路６０に伝送可能にな
る。そして、初期状態に戻る。

上述のごとく、この実施例によれば、合流制御
部５０に含まれるＤタイプフリツプフロツプ５０
１ないし５０４によつてシフトレジスタを構成
し、それぞれの出力に基づいて、伝送／合流制御
ゲート回路１０，２０，３０および４０を順次イ
ネーブル状態とするようにしたので、データ１，
２，３および４を順次出力側のデータ伝送路６０
に伝送することができる。

また、この実施例によれば、出力側のデータ伝
送路６０が空いている状態において、データ１を
データ２，３および４に優先して伝送することが
できる。そして、これら４つのデータが同時に入
力された場合には、データ１を伝送／合流制御ゲ
ート回路１０から合流制御部５０を介してデータ
伝送路６０に伝送した後に、データ２を伝送／合
流制御ゲート回路２０から合流制御部５０を介し
てデータ伝送路６０に送出し、以下、順次データ
３，データ４も同様にしてデータ伝送路６０に伝
送することができる。

さらに、この実施例によれば、データ伝送路６
０および合流制御部５０がデータを保持してい
て、伝送が中断された場合でも、伝送／合流制御
ゲート回路１０，２０，３０および４０のそれぞ
れに内蔵したＣ素子１６，２６，３６および４６
と、合流制御部５０とのハンドシエイク転送制御
によつて、データ伝送路１，２，３および４の少
なくとも１つの伝送路からの送信データを、対応
する伝送／合流制御ゲート回路で受理することが
可能になる。すなわち、伝送／合流制御ゲート回
路１０ないし４０のそれぞれに、データ伝送路と
しての機能を合流制御機能とは独立に設けること
により、先段が詰まり状態の場合でも、後続のデ
ータを本来のデータ伝送路１ないし４に遅滞なく
収容できる。

［発明の効果］ 以上のように、この発明によれば、複数の並列
な入力側データ伝送路のそれぞれに対応して合流
データ伝送手段を設け、出力側データ伝送路から
送信許可信号が送られてきたことに応じて、各合
流データ伝送手段を予め定める順序で開き、対応
の入力側データ伝送路に送信許可信号を与え、対
応する入力側データ伝送路から送られてきたデー
タを出力側データ伝送路に伝送することにより、
たとえばパケツト通信を行なう場合に、パケツト
の内容を並列な入力側データ伝送路に分割し、分
割したときとは異なる順番に再合成することによ
り、パケツトの内容を任意の順に並べ変えること
も可能になる。また、出力側データ伝送路がデー
を保持しているかまたは伝送中であつても、入力
側データ伝送路に伝送されてきたデータを合流デ
ータ伝送手段で保持することができるので、デー
タの収容能力の限界まで入力データを受理するこ
とができ、したがつて伝送路を有効に使用するこ
とができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の概略ブロツク図
である。第２図は２つのデータ伝送路から送られ
てきたデータを出力側のデータ伝送路に伝送する
例の詳細な回路図である。第３図は４つのデータ
伝送路から伝送されてきたデータを出力側のデー
タ伝送路に伝送する例を示す概略ブロツク図であ
る。第４図は４つのデータ伝送路から伝送されて
きたデータを出力側のデータ伝送路に伝送する実
施例の詳細な回路図である。 図において、１，２，３，４，６０はデータ伝
送路、１０，２０，３０，４０は伝送／合流制御
ゲート回路、１１，２１，３１，４１，５２はレ
ジスタ、１２，１３，１６，２２，２３，２６，
３２，３３，３６，４２，４３，４６，５４，５
５はＣ素子、１４，２４，３４，４４はANDゲ
ート、１５，２５，３５，４５はバツフア、５０
は合流制御部、５１，５０１，５０２，５０３，
５０４はＤタイプフリツプフロツプ、５３，５７
はORゲートを示す。

Claims (1)

1. 【特許請求の範囲】 １ それぞれが並列的に設けられかつ後段に送信
   許可信号を出力したことに応じて、後段からのデ
   ータを受け、前段から送信許可信号が送られてき
   たことに応じてデータを出力する複数の入力側デ
   ータ伝送路、 前記複数の並列な入力側データ伝送路のそれぞ
   れに対応して設けられ、対応の入力側データ伝送
   路から出力されるデータを保持し、出力側に合流
   させる合流データ伝送手段、 後段に送信許可信号を出力したことに応じて後
   段からのデータを受け、前段から送信許可信号が
   送られてきたことに応じてデータを出力する出力
   側データ伝送路、および 前記出力側データ伝送路から送信許可信号が送
   られてきたことに応じて、前記各合流データ伝送
   手段を予め定める順序が開き、対応の入力側デー
   タ伝送路に送信許可信号を与え、対応する入力側
   データ伝送路から送られてきたデータを前記出力
   側データ伝送路に出力するように前記各合流デー
   タ伝送手段を制御し、前記出力側データ伝送路か
   ら送信禁止信号が与えられているときに、対応の
   入力側データ伝送路にデータが送られてきたこと
   に応じて、そのデータを対応の合流データ伝送手
   段に保持するように制御する合流制御手段を備え
   た、データ伝送装置。