JPH056667Y2 - - Google Patents
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- JPH056667Y2 JPH056667Y2 JP16990685U JP16990685U JPH056667Y2 JP H056667 Y2 JPH056667 Y2 JP H056667Y2 JP 16990685 U JP16990685 U JP 16990685U JP 16990685 U JP16990685 U JP 16990685U JP H056667 Y2 JPH056667 Y2 JP H056667Y2
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- Japan
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- stud
- fin
- shaped
- semiconductor stack
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- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 38
- 238000004080 punching Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Rectifiers (AREA)
Description
【考案の詳細な説明】
［産業上の利用分野］
この考案は、複数のスタツド形半導体素子を組
合せて単相全波整流ブリツジなどを形成する半導
体スタツクに関する。
合せて単相全波整流ブリツジなどを形成する半導
体スタツクに関する。
［従来の技術］
第３図は従来のこの種の半導体スタツクの一例
を示す平面図である。
を示す平面図である。
図において、半導体スタツク１はスタンド２，
２間にスタツド３が挿通され、このスタツド３に
絶縁スペーサ４により所定の間隔を隔てて複数
の、図示では４枚の板状フイン５が配置されてい
る。それら各板状フイン５には、たとえばダイオ
ードのようなスタツド形半導体素子６が図示のよ
うな極性でねじ止めされ、スタツド形半導体素子
６のアノード端子６ａには、リード線７の一端が
板状フイン５の透孔５ａを通して接続され、他端
は共通端子８に接続されている。
２間にスタツド３が挿通され、このスタツド３に
絶縁スペーサ４により所定の間隔を隔てて複数
の、図示では４枚の板状フイン５が配置されてい
る。それら各板状フイン５には、たとえばダイオ
ードのようなスタツド形半導体素子６が図示のよ
うな極性でねじ止めされ、スタツド形半導体素子
６のアノード端子６ａには、リード線７の一端が
板状フイン５の透孔５ａを通して接続され、他端
は共通端子８に接続されている。
上記リード線７は第４図に示すように、より線
から構成され、その両端に圧着端子７ａ，７ａを
有する構造となつている。
から構成され、その両端に圧着端子７ａ，７ａを
有する構造となつている。
［考案が解決しようとする問題点］
上記にように構成された従来の半導体スタツク
は、配線用のリード線として、より線を使用して
いるために、半導体スタツク全体の製造原価が高
くなり、またリード線の両端をねじ止めしなけれ
ばならず、部品点数および組立工数がかかるなど
の問題点があつた。
は、配線用のリード線として、より線を使用して
いるために、半導体スタツク全体の製造原価が高
くなり、またリード線の両端をねじ止めしなけれ
ばならず、部品点数および組立工数がかかるなど
の問題点があつた。
［考案の目的］
この考案は、上記のような問題点を解決するた
めになされたもので、部品点数および組立工数を
削減し、安価に製作し得る半導体スタツクを得る
ことを目的とするものである。
めになされたもので、部品点数および組立工数を
削減し、安価に製作し得る半導体スタツクを得る
ことを目的とするものである。
［問題点を解決するための手段］
この考案にかかる半導体スタツクは、板状フイ
ンの同一平面内に、打抜き加工によつて突起部を
形成し、この突起部に、対向面の板状フインに取
付けた前記スタツド形半導体素子の外部端子の小
孔を引つ掛けて両者をはんだなどで固着し、電気
的に接続したものである。
ンの同一平面内に、打抜き加工によつて突起部を
形成し、この突起部に、対向面の板状フインに取
付けた前記スタツド形半導体素子の外部端子の小
孔を引つ掛けて両者をはんだなどで固着し、電気
的に接続したものである。
［作用］
この考案の半導体スタツクにおいては、板状フ
インに設けた突起部がスタツド形半導体素子の外
部端子と直接接続される端子の役割をする。
インに設けた突起部がスタツド形半導体素子の外
部端子と直接接続される端子の役割をする。
［実施例］
以下に、この考案の実施例を第１図および第２
図を参照して説明する。
図を参照して説明する。
第１図はこの考案の一実施例である半導体スタ
ツクの平面図、第２図は上記半導体スタツクに使
用する板状フインおよびスタツド形半導体素子の
組立部品図である。
ツクの平面図、第２図は上記半導体スタツクに使
用する板状フインおよびスタツド形半導体素子の
組立部品図である。
これらの図において、従来の半導体スタツクと
同一、または相当部分には同一符号が付してあ
る。
同一、または相当部分には同一符号が付してあ
る。
そこで、板状フイン５の片隅に、その同一平面
内に打抜き加工により突起部５ｂを形成する。５
ｃは打抜き加工によつて生じた打抜き部である。
前記の突起部５ｂの外径は、スタツド形半導体素
子６の外部端子６ａの頭部に設けた小孔６ｂが入
る大きさとする。その他に突起部５ｂには、何等
の折曲げ加工を施さない。
内に打抜き加工により突起部５ｂを形成する。５
ｃは打抜き加工によつて生じた打抜き部である。
前記の突起部５ｂの外径は、スタツド形半導体素
子６の外部端子６ａの頭部に設けた小孔６ｂが入
る大きさとする。その他に突起部５ｂには、何等
の折曲げ加工を施さない。
次に、上記板状フイン５を用いた半導体スタツ
クの組立手順を説明する。
クの組立手順を説明する。
まず、並設する板状フイン５の間隔Ｌを、スタ
ツド形半導体素子６の外部端子６ａの頭部に設け
た小孔６ｂの中心から、スタツド形半導体素子６
のベース部６ｄの下面に到るまでの寸法Ｌに等し
くなるように、あらかじめ絶縁スペーサの長さを
決めておく。
ツド形半導体素子６の外部端子６ａの頭部に設け
た小孔６ｂの中心から、スタツド形半導体素子６
のベース部６ｄの下面に到るまでの寸法Ｌに等し
くなるように、あらかじめ絶縁スペーサの長さを
決めておく。
次に、スタツド形半導体素子６のスタツド部６
ｃを板状フイン５に仮りねじ止めし、外部端子６
ａの頭部の小孔６ｂを、隣接する板状フイン５の
突起部５ｂに引つ掛けた後、前記スタツド部６ｃ
のねじを完全に締める。
ｃを板状フイン５に仮りねじ止めし、外部端子６
ａの頭部の小孔６ｂを、隣接する板状フイン５の
突起部５ｂに引つ掛けた後、前記スタツド部６ｃ
のねじを完全に締める。
以上のようにしてスタツド形半導体素子６を、
必要な個数だけ板状フイン５に取付けた後、最後
に前記小孔６ｂと突起部５ｂの係合部分をはんだ
付けして半導体スタツクの組立を完了する。
必要な個数だけ板状フイン５に取付けた後、最後
に前記小孔６ｂと突起部５ｂの係合部分をはんだ
付けして半導体スタツクの組立を完了する。
［考案の効果］
上記のようにこの考案は、板状フインの同一平
面内に、打抜き加工によつて突起部を形成し、こ
の突起部に、対向面の板状フインに取付けた前記
スタツド形半導体素子の外部端子の小孔を引つ掛
けて両者をはんだなどで固着し、電気的に接続す
る構成としたので、板状フインとスタツド形半導
体素子の外部端子との接続には、はんだなどの固
着剤以外、一切の接続のための部品を不要とし、
部品点数および組立工数の削減が図れ、また、接
続部品として高価な、より線を使用しないので、
この種の半導体スタツクを安価に製作できるなど
の優れた効果を奏する。
面内に、打抜き加工によつて突起部を形成し、こ
の突起部に、対向面の板状フインに取付けた前記
スタツド形半導体素子の外部端子の小孔を引つ掛
けて両者をはんだなどで固着し、電気的に接続す
る構成としたので、板状フインとスタツド形半導
体素子の外部端子との接続には、はんだなどの固
着剤以外、一切の接続のための部品を不要とし、
部品点数および組立工数の削減が図れ、また、接
続部品として高価な、より線を使用しないので、
この種の半導体スタツクを安価に製作できるなど
の優れた効果を奏する。
第１図はこの考案の一実施例を示す半導体スタ
ツクの平面図、第２図は上記半導体スタツクに使
用する板状フインおよびスタツド形半導体素子の
組立部品図、第３図は従来の半導体スタツクの平
面図、第４図は上記従来の半導体スタツクに使用
する配線用より線の平面図である。 図において、１……半導体スタツク、５……板
状フイン、５ｂ……突起部、６……スタツド形半
導体素子、６ａ……外部端子、６ｂ……小孔であ
る。なお、各図中、同一符号は同一、または相当
部分を示す。
ツクの平面図、第２図は上記半導体スタツクに使
用する板状フインおよびスタツド形半導体素子の
組立部品図、第３図は従来の半導体スタツクの平
面図、第４図は上記従来の半導体スタツクに使用
する配線用より線の平面図である。 図において、１……半導体スタツク、５……板
状フイン、５ｂ……突起部、６……スタツド形半
導体素子、６ａ……外部端子、６ｂ……小孔であ
る。なお、各図中、同一符号は同一、または相当
部分を示す。
Claims (1)
- 複数の板状フインを並設し、この板状フインの
対向面に、その頭部に小孔を有する外部端子を備
えた複数のスタツド形半導体素子を取付け、これ
らスタツド形半導体素子間を電気的に接続して回
路構成をなす半導体スタツクにおいて、前記板状
フインの同一平面内に、打抜き加工によつて突起
部を形成し、この突起部に、対向面の板状フイン
に取付けた前記スタツド形半導体素子の外部端子
の小孔を引つ掛けて固定し、両者を電気的に接続
したことを特徴とする半導体スタツク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16990685U JPH056667Y2 (ja) | 1985-11-06 | 1985-11-06 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16990685U JPH056667Y2 (ja) | 1985-11-06 | 1985-11-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6278763U JPS6278763U (ja) | 1987-05-20 |
| JPH056667Y2 true JPH056667Y2 (ja) | 1993-02-19 |
Family
ID=31104140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16990685U Expired - Lifetime JPH056667Y2 (ja) | 1985-11-06 | 1985-11-06 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056667Y2 (ja) |
-
1985
- 1985-11-06 JP JP16990685U patent/JPH056667Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6278763U (ja) | 1987-05-20 |
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