JPH0567087B2 - - Google Patents
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- JPH0567087B2 JPH0567087B2 JP60124791A JP12479185A JPH0567087B2 JP H0567087 B2 JPH0567087 B2 JP H0567087B2 JP 60124791 A JP60124791 A JP 60124791A JP 12479185 A JP12479185 A JP 12479185A JP H0567087 B2 JPH0567087 B2 JP H0567087B2
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- JP
- Japan
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- transistor
- circuit
- inverted output
- flip
- output
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、たとえば、定電流源から与えられ
電流を選択的に分配する場合などに用いるアナロ
グスイツチ制御回路に係り、特に、複数のアナロ
グスイツチの選択的動作において、同時動作、同
時動作停止の防止に関する。
電流を選択的に分配する場合などに用いるアナロ
グスイツチ制御回路に係り、特に、複数のアナロ
グスイツチの選択的動作において、同時動作、同
時動作停止の防止に関する。
複数のアナログスイツチをリングカウンタを用
いて選択的に動作を切り換え、定電流源からの定
電流を分配する場合、第３図に示すように、定電
流源２に対して複数のアナログスイツチ、たとえ
ば、４組のアナログスイツチ４ａ，４ｂ，４ｃ，
４ｄが設置され、各アナログスイツチ４ａ〜４ｄ
を構成するトランジスタのベースには、４組のＤ
−フリツプフロツプ回路（以下FF回路という）
６およびNOR回路８からなるリングカウンタが
設置される。この場合、入力端子１０には、クロ
ツクパルスCPが加えられ、入力端子１２にはリ
セツトパルスＲが加えられるものとする。
いて選択的に動作を切り換え、定電流源からの定
電流を分配する場合、第３図に示すように、定電
流源２に対して複数のアナログスイツチ、たとえ
ば、４組のアナログスイツチ４ａ，４ｂ，４ｃ，
４ｄが設置され、各アナログスイツチ４ａ〜４ｄ
を構成するトランジスタのベースには、４組のＤ
−フリツプフロツプ回路（以下FF回路という）
６およびNOR回路８からなるリングカウンタが
設置される。この場合、入力端子１０には、クロ
ツクパルスCPが加えられ、入力端子１２にはリ
セツトパルスＲが加えられるものとする。
このようなリングカウンタを用いてアナログス
イツチ４ａ〜４ｄを切り換える場合、各アナログ
スイツチ４ａ〜４ｄを選択的に導通させると、定
電流I0，I1，I2，I3を個別に取り出すことができ
る。
イツチ４ａ〜４ｄを切り換える場合、各アナログ
スイツチ４ａ〜４ｄを選択的に導通させると、定
電流I0，I1，I2，I3を個別に取り出すことができ
る。
しかし、現実には、リングカウンタを構成して
いる各FF回路６の出力が重なる時間や不要なパ
ルス成分、すなわちハザードなどの不要成分が生
じるため、各アナログスイツチ４ａ〜４ｄに同時
導通あるいは同時不導通の部分が生じ、出力側に
はパルス性のノイズ成分が現れる欠点がある。
いる各FF回路６の出力が重なる時間や不要なパ
ルス成分、すなわちハザードなどの不要成分が生
じるため、各アナログスイツチ４ａ〜４ｄに同時
導通あるいは同時不導通の部分が生じ、出力側に
はパルス性のノイズ成分が現れる欠点がある。
そこで、この発明は、このような不要な出力成
分の発生を防止しようとするものである。
分の発生を防止しようとするものである。
すなわち、この発明のアナログスイツチ制御回
路は、入力回路からのスイツチング入力を受けて
第１の非反転出力および反転出力を発生する第１
のフリツプフロツプ回路、この第１のフリツプフ
ロツプ回路から前記反転出力を受けて第２の非反
転出力および反転出力を発生する第２のフリツプ
フロツプ回路、前記第１または第２の非反転出力
をリセツト入力、前記第１の非反転出力または前
記第２の反転出力をセツト入力として第３の非反
転出力および反転出力を発生する第３のフリツプ
フロツプ回路を備えた切換制御回路と、定電流源
にエミツタ側を共通化して直列に接続された第１
および第２のトランジスタを備え、前記第１のト
ランジスタのベースに前記第２の反転出力が加え
られるとともに前記第２のトランジスタのベース
に前記第２の非反転出力が加えられ、前記定電流
を前記第１または第２のトランジスタに選択的に
流す第１の差動回路と、この第１の差動回路の前
記第１のトランジスタにエミツタ側を共通化して
直列に接続された第３および第４のトランジスタ
を備え、前記第３のトランジスタのベースに前記
第３の非反転出力を受けるとともに、前記第４の
トランジスタのベースに前記第３の反転出力を受
けて前記第１のトランジスタの導通時の前記定電
流を前記第３または第４のトランジスタを通して
取り出す第２の差動回路と、前記第１の差動回路
の前記第２のトランジスタにエミツタ側を共通化
して直列に接続された第５および第６のトランジ
スタを備え、前記第５のトランジスタのベースに
前記第３の反転出力を受けるとともに、前記第６
のトランジスタのベースに前記第３の非反転出力
を受けて前記第２のトランジスタの導通時の前記
定電流を前記第５または第６のトランジスタを通
して取り出す第３の差動回路とを備えたことを特
徴とする。
路は、入力回路からのスイツチング入力を受けて
第１の非反転出力および反転出力を発生する第１
のフリツプフロツプ回路、この第１のフリツプフ
ロツプ回路から前記反転出力を受けて第２の非反
転出力および反転出力を発生する第２のフリツプ
フロツプ回路、前記第１または第２の非反転出力
をリセツト入力、前記第１の非反転出力または前
記第２の反転出力をセツト入力として第３の非反
転出力および反転出力を発生する第３のフリツプ
フロツプ回路を備えた切換制御回路と、定電流源
にエミツタ側を共通化して直列に接続された第１
および第２のトランジスタを備え、前記第１のト
ランジスタのベースに前記第２の反転出力が加え
られるとともに前記第２のトランジスタのベース
に前記第２の非反転出力が加えられ、前記定電流
を前記第１または第２のトランジスタに選択的に
流す第１の差動回路と、この第１の差動回路の前
記第１のトランジスタにエミツタ側を共通化して
直列に接続された第３および第４のトランジスタ
を備え、前記第３のトランジスタのベースに前記
第３の非反転出力を受けるとともに、前記第４の
トランジスタのベースに前記第３の反転出力を受
けて前記第１のトランジスタの導通時の前記定電
流を前記第３または第４のトランジスタを通して
取り出す第２の差動回路と、前記第１の差動回路
の前記第２のトランジスタにエミツタ側を共通化
して直列に接続された第５および第６のトランジ
スタを備え、前記第５のトランジスタのベースに
前記第３の反転出力を受けるとともに、前記第６
のトランジスタのベースに前記第３の非反転出力
を受けて前記第２のトランジスタの導通時の前記
定電流を前記第５または第６のトランジスタを通
して取り出す第３の差動回路とを備えたことを特
徴とする。
この発明のアナログスイツチ制御回路では、第
１の差動回路のアナログスイツチの選択で第２ま
たは第３の差動回路の何れかが選択されるが、第
２および第３の差動回路の各アナログスイツチは
共通に動作が切り換えられるので、第１の差動回
路のアナログスイツチの切換えと、第２または第
３の差動回路中のアナログスイツチの切換えが同
時に生じないようにし、同時導通または同時不導
通の発生を防止している。
１の差動回路のアナログスイツチの選択で第２ま
たは第３の差動回路の何れかが選択されるが、第
２および第３の差動回路の各アナログスイツチは
共通に動作が切り換えられるので、第１の差動回
路のアナログスイツチの切換えと、第２または第
３の差動回路中のアナログスイツチの切換えが同
時に生じないようにし、同時導通または同時不導
通の発生を防止している。
以下、この発明の実施例を図面を参照して詳細
に説明する。
に説明する。
第１図に示すように、このアナログスイツチ制
御回路の入力部には入力回路１４が設置され、そ
の入力端子１６にはスイツチ１８が設けられてい
る。入力回路１４は、比較器２０、トランジスタ
２２、ダイオード２４，２６，２８，３０，３２
で構成され、ヒステリシスコンパレータを構成し
ている。すなわち、比較器２０の反転入力端子
（−）には、ダイオード２４，２６，２８，３０，
３２の順方向降下電圧VFの重畳によつて基準電
圧が設定され、その非反転入力端子（＋）には、
動作電圧＋Ｖが加えられている。したがつて、ス
イツチ１８が開いているとき、比較器２０は高レ
ベル出力を発生してトランジスタ２２が導通し、
その反転入力端子（−）に加えられる基準電圧は
5VFから2VFに変更される。一旦、高レベル出力
が発生すると、スイツチ１８が閉じられて比較器
２０の非反転入力端子（＋）がダイオード２４〜
３２の順方向降下電圧VFの２倍の値、2VF未満に
移行しない限り、その出力状態は維持される。
御回路の入力部には入力回路１４が設置され、そ
の入力端子１６にはスイツチ１８が設けられてい
る。入力回路１４は、比較器２０、トランジスタ
２２、ダイオード２４，２６，２８，３０，３２
で構成され、ヒステリシスコンパレータを構成し
ている。すなわち、比較器２０の反転入力端子
（−）には、ダイオード２４，２６，２８，３０，
３２の順方向降下電圧VFの重畳によつて基準電
圧が設定され、その非反転入力端子（＋）には、
動作電圧＋Ｖが加えられている。したがつて、ス
イツチ１８が開いているとき、比較器２０は高レ
ベル出力を発生してトランジスタ２２が導通し、
その反転入力端子（−）に加えられる基準電圧は
5VFから2VFに変更される。一旦、高レベル出力
が発生すると、スイツチ１８が閉じられて比較器
２０の非反転入力端子（＋）がダイオード２４〜
３２の順方向降下電圧VFの２倍の値、2VF未満に
移行しない限り、その出力状態は維持される。
この入力回路１４のスイツチング出力は、切換
制御回路３４に加えられ、複数モードのスイツチ
ング制御出力の形成の基礎となる。すなわち、切
換制御回路３４は、第１および第２のフリツプフ
ロツプ回路としてのＴ−フリツプフロツプ回路３
６，３８（以下Ｔ−FF回路３６，３８という）、
NOR回路４０，４２、第３のフリツプフロツプ
回路としてのRS−フリツプフロツプ回路４４
（以下RS−FF回路４４という）およびバツフア
回路としてのインバータ４６，４８，５０，５２
からなる論理回路で構成される。Ｔ−FF回路３
６，３８のリセツト入力Ｒには、初期状態設定時
にリセツトパルスＲが加えられる。
制御回路３４に加えられ、複数モードのスイツチ
ング制御出力の形成の基礎となる。すなわち、切
換制御回路３４は、第１および第２のフリツプフ
ロツプ回路としてのＴ−フリツプフロツプ回路３
６，３８（以下Ｔ−FF回路３６，３８という）、
NOR回路４０，４２、第３のフリツプフロツプ
回路としてのRS−フリツプフロツプ回路４４
（以下RS−FF回路４４という）およびバツフア
回路としてのインバータ４６，４８，５０，５２
からなる論理回路で構成される。Ｔ−FF回路３
６，３８のリセツト入力Ｒには、初期状態設定時
にリセツトパルスＲが加えられる。
そして、電流分配回路としてのアナログスイツ
チ回路は、マルチプライヤ構成の第１、第２およ
び第３の差動回路５４，５６，５８から構成され
ている。すなわち、第１の差動回路５４はアナロ
グスイツチを構成する第１および第２のトランジ
スタ６０，６２、第２の差動回路５６は第３およ
び第４のトランジスタ６４，６６、また、第３の
差動回路５８は第５および第６のトランジスタ６
８，７０で構成されており、切換制御回路３４か
らの切換制御信号に応じて定電流源７２からの電
流を切り換えてトランジスタ６０，６２，６４，
６６，６８，７０から電流I0，I1，I2，I3を個別
にかつ選択的に取出すようになつている。
チ回路は、マルチプライヤ構成の第１、第２およ
び第３の差動回路５４，５６，５８から構成され
ている。すなわち、第１の差動回路５４はアナロ
グスイツチを構成する第１および第２のトランジ
スタ６０，６２、第２の差動回路５６は第３およ
び第４のトランジスタ６４，６６、また、第３の
差動回路５８は第５および第６のトランジスタ６
８，７０で構成されており、切換制御回路３４か
らの切換制御信号に応じて定電流源７２からの電
流を切り換えてトランジスタ６０，６２，６４，
６６，６８，７０から電流I0，I1，I2，I3を個別
にかつ選択的に取出すようになつている。
以上の構成に基づき、その動作を第２図を参照
して説明する。
して説明する。
Ｔ−FF回路３６，３８のリセツト入力Ｒには、
第２図のＡに示すリセツトパルスＲが加えられ、
切換制御回路３４を初期状態に設定する。
第２図のＡに示すリセツトパルスＲが加えられ、
切換制御回路３４を初期状態に設定する。
スイツチ１８が開閉されると、入力端子１６に
はスイツチ１８の開閉に応じて第２図のＢに示す
パルスT0が加えられ、この結果、比較器２０の
出力はその開閉に応じてスイツチングする。この
スイツチングによつてＴ−FF回路３６のタイミ
ング入力1には、第２図のＣに示すパルスが加
えられ、その非反転出力Q1は、第２図のＤに示
すようなパルスとなり、NOR回路４０，４２に
それぞれ加えられる。
はスイツチ１８の開閉に応じて第２図のＢに示す
パルスT0が加えられ、この結果、比較器２０の
出力はその開閉に応じてスイツチングする。この
スイツチングによつてＴ−FF回路３６のタイミ
ング入力1には、第２図のＣに示すパルスが加
えられ、その非反転出力Q1は、第２図のＤに示
すようなパルスとなり、NOR回路４０，４２に
それぞれ加えられる。
また、Ｔ−FF回路３６の反転出力1には、第
２図のＥに示すパルスが発生し、Ｔ−FF回路３
８の反転入力2に加えられている。
２図のＥに示すパルスが発生し、Ｔ−FF回路３
８の反転入力2に加えられている。
この結果、Ｔ−FF回路３８には、第２図のＦ，
Ｇに示すように、非反転出力Q2および反転出力
Ｑ2が得られ、これら非反転出力Q2および反転出
力2は、NOR回路４０，４２に加えられるとと
もに、インバータ４６，４８に加えられる。
Ｇに示すように、非反転出力Q2および反転出力
Ｑ2が得られ、これら非反転出力Q2および反転出
力2は、NOR回路４０，４２に加えられるとと
もに、インバータ４６，４８に加えられる。
NOR回路４０には、論理式G1＝1＋2から、
第２図のＨに示すパルスが得られ、NOR回路４
２には、論理式G2＝Q1＋2から、第２図のＩに
示すパルスが得られる。これらのパルスは、RS
−FF回路４４のリセツト入力Ｒ、セツト入力Ｓ
となり、第２図のＪ，Ｋに示す非反転出力Q3、
反転出力3がそれぞれ得られ、インバータ５０，
５２に加えられる。
第２図のＨに示すパルスが得られ、NOR回路４
２には、論理式G2＝Q1＋2から、第２図のＩに
示すパルスが得られる。これらのパルスは、RS
−FF回路４４のリセツト入力Ｒ、セツト入力Ｓ
となり、第２図のＪ，Ｋに示す非反転出力Q3、
反転出力3がそれぞれ得られ、インバータ５０，
５２に加えられる。
Ｔ−FF回路３８、RS−FF回路４４の非反転
出力Q2，Q3および反転出力2，3により、イ
ンバータ４６，４８，５０，５２には、第２図の
Ｌ，Ｍ，Ｎ，Ｏに示す論理出力Q20，20，Q30，
Ｑ30で与えられる切換制御信号が発生し、この制
御信号が各トランジスタ６０，６２，６４，６
６，６８，７０のベースに個別に加えられる。
出力Q2，Q3および反転出力2，3により、イ
ンバータ４６，４８，５０，５２には、第２図の
Ｌ，Ｍ，Ｎ，Ｏに示す論理出力Q20，20，Q30，
Ｑ30で与えられる切換制御信号が発生し、この制
御信号が各トランジスタ６０，６２，６４，６
６，６８，７０のベースに個別に加えられる。
このようにトランジスタ６０，６２のベースに
は、ＨレベルやＬレベルが同時に生じない切換制
御信号Q20，20が加えられ、また、トランジス
タ６４，７０のベース、トランジスタ６６，６８
のベースには、同様にＨレベルやＬレベルが同時
に生じない切換制御信号Q30，30が加えられる
ので、トランジスタ６０，６２の同時導通あるい
は不導通、トランジスタ６４，６６の同時導通あ
るいは不導通、トランジスタ６８，７０の同時導
通あるいは不導通の発生が防止される。
は、ＨレベルやＬレベルが同時に生じない切換制
御信号Q20，20が加えられ、また、トランジス
タ６４，７０のベース、トランジスタ６６，６８
のベースには、同様にＨレベルやＬレベルが同時
に生じない切換制御信号Q30，30が加えられる
ので、トランジスタ６０，６２の同時導通あるい
は不導通、トランジスタ６４，６６の同時導通あ
るいは不導通、トランジスタ６８，７０の同時導
通あるいは不導通の発生が防止される。
また、アナログスイツチ回路は、マルチプライ
ヤ構成となつており、第１の差動回路５４が切り
換えられるときには、第２および第３の差動回路
５６，５８のアナログスイツチが切り換えられな
いため、安定した切換え動作が得られ、各電流
I0，I1，I2，I3が選択的に取り出される。また、
RS−FF回路４４の出力反転動作は、Ｔ−FF回
路３６，３８の出力により強制的に決定されるた
め、不安定な出力反転を防止できる。
ヤ構成となつており、第１の差動回路５４が切り
換えられるときには、第２および第３の差動回路
５６，５８のアナログスイツチが切り換えられな
いため、安定した切換え動作が得られ、各電流
I0，I1，I2，I3が選択的に取り出される。また、
RS−FF回路４４の出力反転動作は、Ｔ−FF回
路３６，３８の出力により強制的に決定されるた
め、不安定な出力反転を防止できる。
なお、実施例では、４枝の電流分配回路を例に
取つて説明したが、電流分配回路は、2n（ただし、
ｎ＝１、２、…）の枝を持つものを構成できる。
取つて説明したが、電流分配回路は、2n（ただし、
ｎ＝１、２、…）の枝を持つものを構成できる。
以上説明したように、この発明によれば、次の
ような効果が得られる。
ような効果が得られる。
(a) 第１の差動回路の第１または第２のトランジ
スタの選択で第２または第３の差動回路の何れ
かが選択されるが、第２の差動回路の第３また
は第４のトランジスタ、第３の差動回路の第５
または第６のトランジスタは共通に動作が切り
換えられるので、第１の差動回路の第１または
第２のトランジスタの切換えと、第２または第
３の差動回路中の第３ないし第６のトランジス
タの同時導通または同時不導通の発生を防止し
て、一瞬たりとも導通しているもの以外のアナ
ログスイツチに制御電流が加えられる危険性が
なく、信頼性の高い電流切換えが実現できる。
スタの選択で第２または第３の差動回路の何れ
かが選択されるが、第２の差動回路の第３また
は第４のトランジスタ、第３の差動回路の第５
または第６のトランジスタは共通に動作が切り
換えられるので、第１の差動回路の第１または
第２のトランジスタの切換えと、第２または第
３の差動回路中の第３ないし第６のトランジス
タの同時導通または同時不導通の発生を防止し
て、一瞬たりとも導通しているもの以外のアナ
ログスイツチに制御電流が加えられる危険性が
なく、信頼性の高い電流切換えが実現できる。
(b) 電流の切換えが精度よく行なわれ、そのシヨ
ツクが無いので、オーデイオ増幅器のスイツチ
回路などのように、シヨツクノイズを問題とす
るような切換え手段に用いることができる。
ツクが無いので、オーデイオ増幅器のスイツチ
回路などのように、シヨツクノイズを問題とす
るような切換え手段に用いることができる。
第１図はこの発明のアナログスイツチ制御回路
の実施例を示す回路図、第２図はその動作を示す
タイミングチヤート、第３図は従来のアナログス
イツチ制御回路を示す回路図である。 ３４……切換制御回路、３６……Ｔ−フリツプ
フロツプ回路（第１のフリツプフロツプ回路）、
３８……Ｔ−フリツプフロツプ回路（第２のフリ
ツプフロツプ回路）、４４……RS−フリツプフロ
ツプ回路（第３のフリツプフロツプ回路）、５４
……第１の差動回路、５６……第２の差動回路、
５８……第３の差動回路、６０……第１のトラン
ジスタ、６２……第２のトランジスタ、６４……
第３のトランジスタ、６６……第４のトランジス
タ、６８……第５のトランジスタ、７０……第６
のトランジスタ。
の実施例を示す回路図、第２図はその動作を示す
タイミングチヤート、第３図は従来のアナログス
イツチ制御回路を示す回路図である。 ３４……切換制御回路、３６……Ｔ−フリツプ
フロツプ回路（第１のフリツプフロツプ回路）、
３８……Ｔ−フリツプフロツプ回路（第２のフリ
ツプフロツプ回路）、４４……RS−フリツプフロ
ツプ回路（第３のフリツプフロツプ回路）、５４
……第１の差動回路、５６……第２の差動回路、
５８……第３の差動回路、６０……第１のトラン
ジスタ、６２……第２のトランジスタ、６４……
第３のトランジスタ、６６……第４のトランジス
タ、６８……第５のトランジスタ、７０……第６
のトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 入力回路からのスイツチング入力を受けて第
１の非反転出力および反転出力を発生する第１の
フリツプフロツプ回路、この第１のフリツプフロ
ツプ回路から前記反転出力を受けて第２の非反転
出力および反転出力を発生する第２のフリツプフ
ロツプ回路、前記第１または第２の非反転出力を
リセツト入力、前記第１の非反転出力または前記
第２の反転出力をセツト入力として第３の非反転
出力および反転出力を発生する第３のフリツプフ
ロツプ回路を備えた切換制御回路と、 定電流源にエミツタ側を共通化して直列に接続
された第１および第２のトランジスタを備え、前
記第１のトランジスタのベースに前記第２の反転
出力が加えられるとともに前記第２のトランジス
タのベースに前記第２の非反転出力が加えられ、
前記定電流を前記第１または第２のトランジスタ
に選択的に流す第１の差動回路と、 この第１の差動回路の前記第１のトランジスタ
にエミツタ側を共通化して直列に接続された第３
および第４のトランジスタを備え、前記第３のト
ランジスタのベースに前記第３の非反転出力を受
けるとともに、前記第４のトランジスタのベース
に前記第３の反転出力を受けて前記第１のトラン
ジスタの導通時の前記定電流を前記第３または第
４のトランジスタを通して取り出す第２の差動回
路と、 前記第１の差動回路の前記第２のトランジスタ
にエミツタ側を共通化して直列に接続された第５
および第６のトランジスタを備え、前記第５のト
ランジスタのベースに前記第３の反転出力を受け
るとともに、前記第６のトランジスタのベースに
前記第３の非反転出力を受けて前記第２のトラン
ジスタの導通時の前記定電流を前記第５または第
６のトランジスタを通して取り出す第３の差動回
路と、 を備えたことを特徴とするアナログスイツチ制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12479185A JPS61281714A (ja) | 1985-06-07 | 1985-06-07 | アナログスイツチ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12479185A JPS61281714A (ja) | 1985-06-07 | 1985-06-07 | アナログスイツチ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61281714A JPS61281714A (ja) | 1986-12-12 |
| JPH0567087B2 true JPH0567087B2 (ja) | 1993-09-24 |
Family
ID=14894209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12479185A Granted JPS61281714A (ja) | 1985-06-07 | 1985-06-07 | アナログスイツチ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61281714A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105727A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | Ｄ／ａ変換器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49135569A (ja) * | 1973-05-01 | 1974-12-27 | ||
| JPS5430255A (en) * | 1977-08-11 | 1979-03-06 | Mitsubishi Heavy Ind Ltd | Method of detecting trouble |
| JPS5597639A (en) * | 1979-01-18 | 1980-07-25 | Nec Corp | Data selection circuit |
| JPS5830231A (ja) * | 1981-08-18 | 1983-02-22 | Seiko Epson Corp | セレクタ付アナログスイツチ回路 |
| JPS5935281A (ja) * | 1982-08-23 | 1984-02-25 | Matsushita Electric Ind Co Ltd | 光学式読取り装置 |
-
1985
- 1985-06-07 JP JP12479185A patent/JPS61281714A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61281714A (ja) | 1986-12-12 |
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