JPH0567688A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0567688A JPH0567688A JP22926291A JP22926291A JPH0567688A JP H0567688 A JPH0567688 A JP H0567688A JP 22926291 A JP22926291 A JP 22926291A JP 22926291 A JP22926291 A JP 22926291A JP H0567688 A JPH0567688 A JP H0567688A
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- Japan
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は半導体装置の構造, 特に, コンタク
トホールの形成方法に関し, 半導体基板面とのコンタク
トホールでのアスペクト比を減少することを目的とす
る。 【構成】 Si基板11に配線接続を行う領域上に第一の S
i3N413を形成する工程と, 選択酸化法によりSi基板11上
に選択SiO2膜14を形成する工程と, 第一の Si3N4膜13,
及び選択SiO2膜14を除去し, フィールドSiO2膜形成領域
を除いて，Si基板11上に第二の Si3N4膜16を形成する工
程と, 選択酸化法によりSi基板11上にフィールドSiO2膜
17を形成する工程と, Si基板11上に被覆された絶縁膜19
に, Si基板11に達するコンタクトホール20,及び, 前記
コンタクトホール20とほぼ同じ高さに, フィールドSiO2
膜17上に形成された電極18に達するコンタクトホール21
を開口する工程とを含むように構成する。
トホールの形成方法に関し, 半導体基板面とのコンタク
トホールでのアスペクト比を減少することを目的とす
る。 【構成】 Si基板11に配線接続を行う領域上に第一の S
i3N413を形成する工程と, 選択酸化法によりSi基板11上
に選択SiO2膜14を形成する工程と, 第一の Si3N4膜13,
及び選択SiO2膜14を除去し, フィールドSiO2膜形成領域
を除いて，Si基板11上に第二の Si3N4膜16を形成する工
程と, 選択酸化法によりSi基板11上にフィールドSiO2膜
17を形成する工程と, Si基板11上に被覆された絶縁膜19
に, Si基板11に達するコンタクトホール20,及び, 前記
コンタクトホール20とほぼ同じ高さに, フィールドSiO2
膜17上に形成された電極18に達するコンタクトホール21
を開口する工程とを含むように構成する。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置の構造, 特
に, コンタクトホールの製造方法に関する。近年の半導
体装置には，高集積と同時に高速動作が要求されてお
り，線幅方向のスケーリングは進んでいるが，厚さ方向
のスケーリングは進みにくく，その結果，配線のコンタ
クトホールのアスペクト比が増大し，配線メタルのコン
タクトホールでのカバレッジの悪化を招いている。
に, コンタクトホールの製造方法に関する。近年の半導
体装置には，高集積と同時に高速動作が要求されてお
り，線幅方向のスケーリングは進んでいるが，厚さ方向
のスケーリングは進みにくく，その結果，配線のコンタ
クトホールのアスペクト比が増大し，配線メタルのコン
タクトホールでのカバレッジの悪化を招いている。
【０００２】その為に，コンタクトホールのアスペクト
比を減少させる必要がある。
比を減少させる必要がある。
【０００３】
【従来の技術】図３は従来例の説明図である。図におい
て，25はSi基板, 26はフィールドSiO2膜, 27はゲート電
極, 28はCVD-SiO2膜, 29はソース・ドレイン電極, 30は
PSG膜, 31はゲート電極接続配線用コンタクトホール,
32はソース・ドレイン接続配線用コンタクトホール, 33
はゲート配線電極，34はソース・ドレイン配線電極, 35
はボイドである。
て，25はSi基板, 26はフィールドSiO2膜, 27はゲート電
極, 28はCVD-SiO2膜, 29はソース・ドレイン電極, 30は
PSG膜, 31はゲート電極接続配線用コンタクトホール,
32はソース・ドレイン接続配線用コンタクトホール, 33
はゲート配線電極，34はソース・ドレイン配線電極, 35
はボイドである。
【０００４】従来の半導体装置では，線幅方向のスケー
リングを中心に高集積化が進められてきた。ところが，
図３（ａ）に示すように，コンタクトホール 31,32のア
スペクト比が増大するために，図３（ｂ）に示すよう
に，配線材としてのアルミニウム(Al)等の配線電極 33,
34のカバレッジが悪くなっていた。
リングを中心に高集積化が進められてきた。ところが，
図３（ａ）に示すように，コンタクトホール 31,32のア
スペクト比が増大するために，図３（ｂ）に示すよう
に，配線材としてのアルミニウム(Al)等の配線電極 33,
34のカバレッジが悪くなっていた。
【０００５】特に，拡散層や基板コンタクトのような半
導体基板面とのコンタクトする部分でカバーＰＳＧ膜30
等の絶縁膜が厚くなるため, アスペクト比の増大が顕著
と成っており, ボイド35等が発生する。
導体基板面とのコンタクトする部分でカバーＰＳＧ膜30
等の絶縁膜が厚くなるため, アスペクト比の増大が顕著
と成っており, ボイド35等が発生する。
【０００６】
【発明が解決しようとする課題】従って，半導体基板面
とのコンタクトホールでの配線材の充分なカバレッジが
得られず，その部分での耐エレクトロマイグレーション
が弱くなるといった問題を生じていた。
とのコンタクトホールでの配線材の充分なカバレッジが
得られず，その部分での耐エレクトロマイグレーション
が弱くなるといった問題を生じていた。
【０００７】本発明は，以上の点を鑑み，半導体基板面
とのコンタクトホールでのアスペクト比を減少すること
を目的とする。
とのコンタクトホールでのアスペクト比を減少すること
を目的とする。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において，１は半導体基板，２は半導体基
板用のコンタクトホール，３はフィールドSiO2膜，４は
フィールドSiO2膜上の電極，５は前記電極上のコンタク
トホール，６はゲート電極，７は絶縁膜，８はソース・
ドレイン拡散層，９は電極コンタクト配線，10は半導体
基板コンタクト配線である。
図である。図において，１は半導体基板，２は半導体基
板用のコンタクトホール，３はフィールドSiO2膜，４は
フィールドSiO2膜上の電極，５は前記電極上のコンタク
トホール，６はゲート電極，７は絶縁膜，８はソース・
ドレイン拡散層，９は電極コンタクト配線，10は半導体
基板コンタクト配線である。
【０００９】上記の問題点は，配線とコンタクトの必要
な半導体基板面を，トランジスタ等素子を形成する基板
面よりも高くすると良い。図１において，Ａが半導体基
板面とのコンタクト部であり，Ｂのトランジスタ形成領
域の基板面よりも高くして，ＣのフィールドSiO2膜上の
電極面とほぼ同じ高さにする。
な半導体基板面を，トランジスタ等素子を形成する基板
面よりも高くすると良い。図１において，Ａが半導体基
板面とのコンタクト部であり，Ｂのトランジスタ形成領
域の基板面よりも高くして，ＣのフィールドSiO2膜上の
電極面とほぼ同じ高さにする。
【００１０】この結果，ＡとＢの領域において，絶縁膜
に開口したコンタクトホールのアスペクト比が同じとな
り，上記問題点は解決される。即ち，本発明の目的は，
図１に示すように，半導体基板１上に配線接続を行うた
めのコンタクトホール２の底部の高さがが，フィールド
SiO2膜３上の電極４に配線接続を行うためのコンタクト
ホール５の底部とほぼ同一面になるように，半導体基板
１に配線接続を行うためのコンタクトホール２を設ける
領域の半導体基板の高さがフィールドSiO2膜３より高く
形成されてなることにより，また，図２（ａ）に示すよ
うに，Si基板11に配線接続を行う領域上に第一のSi3N4
膜13を形成する工程と,図２（ｂ）に示すように，選択
酸化法によりSi基板11上に選択SiO2膜14を形成する工程
と,図２（ｃ）に示すように，第一の Si3N4膜13, 及び,
選択酸化膜14を除去し,フィールドSiO2膜形成領域を除
いて，Si基板11上に第二の Si3N4膜16を形成する工程
と,図２（ｄ）に示すように，選択酸化法によりSi基板1
1上にフィールドSiO2膜17を形成する工程と,図２（ｅ）
に示すように，Si基板11上に被覆された絶縁膜19に, Si
基板(11)に達するコンタクトホール20, 及び, 前記コン
タクトホール20とほぼ同じ高さに,フィールド酸化膜17
上に形成された電極18に達するコンタクトホール21を開
口する工程とを含むことにより達成される。
に開口したコンタクトホールのアスペクト比が同じとな
り，上記問題点は解決される。即ち，本発明の目的は，
図１に示すように，半導体基板１上に配線接続を行うた
めのコンタクトホール２の底部の高さがが，フィールド
SiO2膜３上の電極４に配線接続を行うためのコンタクト
ホール５の底部とほぼ同一面になるように，半導体基板
１に配線接続を行うためのコンタクトホール２を設ける
領域の半導体基板の高さがフィールドSiO2膜３より高く
形成されてなることにより，また，図２（ａ）に示すよ
うに，Si基板11に配線接続を行う領域上に第一のSi3N4
膜13を形成する工程と,図２（ｂ）に示すように，選択
酸化法によりSi基板11上に選択SiO2膜14を形成する工程
と,図２（ｃ）に示すように，第一の Si3N4膜13, 及び,
選択酸化膜14を除去し,フィールドSiO2膜形成領域を除
いて，Si基板11上に第二の Si3N4膜16を形成する工程
と,図２（ｄ）に示すように，選択酸化法によりSi基板1
1上にフィールドSiO2膜17を形成する工程と,図２（ｅ）
に示すように，Si基板11上に被覆された絶縁膜19に, Si
基板(11)に達するコンタクトホール20, 及び, 前記コン
タクトホール20とほぼ同じ高さに,フィールド酸化膜17
上に形成された電極18に達するコンタクトホール21を開
口する工程とを含むことにより達成される。
【００１１】
【作用】本発明により，図１のように, 半導体基板面と
のコンタクト領域を高くするため，トランジスタ形成領
域や，ゲートコンタクト部とほぼ同じコンタクト面とな
る。
のコンタクト領域を高くするため，トランジスタ形成領
域や，ゲートコンタクト部とほぼ同じコンタクト面とな
る。
【００１２】従って，半導体基板面に対するコンタクト
ホールのアスペクト比は大きくならず，配線材のカバレ
ッジが良くなる。
ホールのアスペクト比は大きくならず，配線材のカバレ
ッジが良くなる。
【００１３】
【実施例】図２は本発明の一実施例の工程順模式断面図
である。図において, 11はSi基板, 12は第１のSiO2膜，
13は第１の Si3N4膜，14は選択SiO2膜，15は第２のSiO2
膜，16は第２の Si3N4膜，17はフィールドSiO2膜, 18は
電極, 19は絶縁膜, 20はコンタクトホール, 21はコンタ
クトホール, 22はソース・ドレイン拡散層, 23はソース
・ドレインコンタクト電極, 24はゲートコンタクト電極
である。
である。図において, 11はSi基板, 12は第１のSiO2膜，
13は第１の Si3N4膜，14は選択SiO2膜，15は第２のSiO2
膜，16は第２の Si3N4膜，17はフィールドSiO2膜, 18は
電極, 19は絶縁膜, 20はコンタクトホール, 21はコンタ
クトホール, 22はソース・ドレイン拡散層, 23はソース
・ドレインコンタクト電極, 24はゲートコンタクト電極
である。
【００１４】ここでは，選択酸化法（ＬＯＣＯＳプロセ
ス）を２回使用して，トランジスタ形成領域のSi基板面
よりも高いソース・ドレイン配線コンタクト部のSi基板
面を得ている。
ス）を２回使用して，トランジスタ形成領域のSi基板面
よりも高いソース・ドレイン配線コンタクト部のSi基板
面を得ている。
【００１５】先ず，図２（ａ）に示すように，ソース・
ドレイン配線コンタクト部を第１のSi3N4膜13で被覆
し，図２（ｂ）に示すように，１回目の選択酸化法でソ
ース・ドレイン配線コンタクト部以外をフィールド酸化
し，形成された選択SiO2膜14を除去することで，ソース
・ドレイン配線コンタクト部以外のSi基板面を下げるこ
とができる。
ドレイン配線コンタクト部を第１のSi3N4膜13で被覆
し，図２（ｂ）に示すように，１回目の選択酸化法でソ
ース・ドレイン配線コンタクト部以外をフィールド酸化
し，形成された選択SiO2膜14を除去することで，ソース
・ドレイン配線コンタクト部以外のSi基板面を下げるこ
とができる。
【００１６】再び, 図２（ｃ）に示すように，ゲート配
線コンタクト部を除いて，第２のSi3N4膜16を被覆し,
図２（ｄ）に示すように，選択SiO2膜17を形成する。２
回目の選択酸化プロセス以降，通常のＭＯＳプロセスを
行えば，配線パターニング完了時には，図２（ｅ）に示
すような断面図の形状が得られて，ゲート配線コンタク
ト部と同程度のアスペクト比の比較的小さい，ソース・
ドレイン拡散層とのコンタクトホールを作ることがで
き，また，配線メタルのカバレッジも充分得られる。
線コンタクト部を除いて，第２のSi3N4膜16を被覆し,
図２（ｄ）に示すように，選択SiO2膜17を形成する。２
回目の選択酸化プロセス以降，通常のＭＯＳプロセスを
行えば，配線パターニング完了時には，図２（ｅ）に示
すような断面図の形状が得られて，ゲート配線コンタク
ト部と同程度のアスペクト比の比較的小さい，ソース・
ドレイン拡散層とのコンタクトホールを作ることがで
き，また，配線メタルのカバレッジも充分得られる。
【００１７】上記の実施例では，ＬＯＣＯＳプロセスを
使用しているが，Si基板のテーパーエッチング技術を用
いて，基板面の高低差を作っても良い。
使用しているが，Si基板のテーパーエッチング技術を用
いて，基板面の高低差を作っても良い。
【００１８】
【発明の効果】以上説明したように，本発明によれば,
半導体基板面とのコンタクトホールのアスペクト比が小
さくなり，また，ゲート配線とのコンタクトホール等と
のアスペクト比を同じにすることが可能となる。
半導体基板面とのコンタクトホールのアスペクト比が小
さくなり，また，ゲート配線とのコンタクトホール等と
のアスペクト比を同じにすることが可能となる。
【００１９】従って，コンタクトホールの配線カバレッ
ジが改善され，信頼性に寄与するところが大きく，ま
た，アスペクト比が揃うことで，選択ＣＶＤ−Ｗによる
コンタクトホールの埋め込み技術等，プラグ技術の使用
が容易となる利点がある。
ジが改善され，信頼性に寄与するところが大きく，ま
た，アスペクト比が揃うことで，選択ＣＶＤ−Ｗによる
コンタクトホールの埋め込み技術等，プラグ技術の使用
が容易となる利点がある。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の工程順模式断面図
【図３】 従来例の説明図
１ 半導体基板 ２ コンタクトホール ３ フィールド酸化膜 ４ 電極 ５ コンタクトホール ６ ゲート電極 ７ 絶縁膜 ８ ソース・ドレイン拡散層， ９ 電極コンタクト配線 10 半導体基板コンタクト配線 11 Si基板 12 第１のSiO2膜 13 第１の Si3N4膜 14 選択SiO2膜 15 第２のSiO2膜 16 第２の Si3N4膜 17 フィールドSiO2膜 18 電極 19 絶縁膜 20 コンタクトホール 21 コンタクトホール 22 ソース・ドレイン拡散層 23 ソース・ドレインコンタクト電極 24 ゲートコンタクト電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (2)
- 【請求項１】 半導体基板(1) に配線接続を行うための
コンタクトホール(2) の底部が，該半導体基板(1) のフ
ィールド酸化膜(3) 上の電極(4) に配線接続を行うため
のコンタクトホール(5) の底部と同一面になるように， 該半導体基板(1) に配線接続を行うための該コンタクト
ホール(2)を設ける領域の該半導体基板(1) の高さが該
フィールド酸化膜(3) の高さより高く形成されてなるこ
とを特徴とする半導体装置。 - 【請求項２】 シリコン基板(11)に配線接続を行う領域
上に第一の窒化シリコン膜(13)を形成する工程と, 選択酸化法により該シリコン基板(11)上に選択酸化膜(1
4)を形成する工程と, 該第一の窒化シリコン膜(13), 及び, 該選択酸化膜(14)
を除去し, フィールド酸化膜形成領域を除いて，該シリ
コン基板(11)上に第二の窒化シリコン膜(16)を形成する
工程と選択酸化法により該シリコン基板(11)上にフィー
ルド酸化膜(17)を形成する工程と, 該シリコン基板(11)上に被覆された絶縁膜(19)に, 該シ
リコン基板(11)に達するコンタクトホール(20), 及び,
前記コンタクトホール(20)とほぼ同じ高さに,該フィー
ルド酸化膜(17)上に形成された電極(18)に達するコンタ
クトホール(21)を開口する工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22926291A JPH0567688A (ja) | 1991-09-10 | 1991-09-10 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22926291A JPH0567688A (ja) | 1991-09-10 | 1991-09-10 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567688A true JPH0567688A (ja) | 1993-03-19 |
Family
ID=16889360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22926291A Withdrawn JPH0567688A (ja) | 1991-09-10 | 1991-09-10 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567688A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153346A (ja) * | 2006-12-15 | 2008-07-03 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
-
1991
- 1991-09-10 JP JP22926291A patent/JPH0567688A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153346A (ja) * | 2006-12-15 | 2008-07-03 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |