JPH0576187B2 - - Google Patents
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- JPH0576187B2 JPH0576187B2 JP63241518A JP24151888A JPH0576187B2 JP H0576187 B2 JPH0576187 B2 JP H0576187B2 JP 63241518 A JP63241518 A JP 63241518A JP 24151888 A JP24151888 A JP 24151888A JP H0576187 B2 JPH0576187 B2 JP H0576187B2
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- film
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- H10P14/6328—Deposition from the gas or vapour phase
- H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H10P14/6336—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は絶縁膜による平坦化技術に関するもの
で、特に多層配線構造に使用されるものである。
で、特に多層配線構造に使用されるものである。
（従来の技術）
近年、半導体装置の高集積化に伴い多層配線構
造には絶縁膜による平坦化技術が必須となつてき
た。この技術としては、現在、薄膜の形成時に基
板側にも直流又は交流バイアスを加え、基板表面
のスパツタリングを行いつつ薄膜を堆積する方
法、すなわちバイアス・スパツタ法、バイアス・
プラズマCVD法、バイアス・ECRプラズマCVD
法などが知られている（以下、これらを総称して
「基板バイアスを印加する方法」という。）。なお、
これらの方法を利用する際においては、薄膜のリ
ーク電流（通常のプラズマCVD法によるSiO2膜
と比較した場合、リーク電流は100倍以上になる
（測定温度約200℃）。）を低減させること及び生産
性を良くすることを考慮に入れて、絶縁膜は、一
般に生産性が良い通常のプラズマCVD法等によ
るSiO2膜又はSiON膜と基板バイアスを印加する
方法による膜との積層膜構造にしている。
造には絶縁膜による平坦化技術が必須となつてき
た。この技術としては、現在、薄膜の形成時に基
板側にも直流又は交流バイアスを加え、基板表面
のスパツタリングを行いつつ薄膜を堆積する方
法、すなわちバイアス・スパツタ法、バイアス・
プラズマCVD法、バイアス・ECRプラズマCVD
法などが知られている（以下、これらを総称して
「基板バイアスを印加する方法」という。）。なお、
これらの方法を利用する際においては、薄膜のリ
ーク電流（通常のプラズマCVD法によるSiO2膜
と比較した場合、リーク電流は100倍以上になる
（測定温度約200℃）。）を低減させること及び生産
性を良くすることを考慮に入れて、絶縁膜は、一
般に生産性が良い通常のプラズマCVD法等によ
るSiO2膜又はSiON膜と基板バイアスを印加する
方法による膜との積層膜構造にしている。
従来、多層配線構造の一例としては第４図ａ，
ｂに示す、半導体基板４１上に熱酸化膜４２を介
して形成された第１層金属配線４３上に、基板バ
イアスを印加する方法による第１の絶縁膜４４及
び通常のプラズマCVD法による第２の絶縁膜４
５が形成され（同図ａ参照）、この第２の絶縁膜
４５上に第２層金属配線４６が形成されたもの
（同図ｂ参照）がある。また、第５図ａ，ｂに示
す、第１層金属配線４３上に、通常のプラズマ
CVD法による第１の絶縁膜４７及び基板バイア
スを印加する方法による第２の絶縁膜４８が形成
され（同図ａ参照）、この第２の絶縁膜４８上に
第２層金属配線４９が形成されたもの（同図ｂ参
照）がある。
ｂに示す、半導体基板４１上に熱酸化膜４２を介
して形成された第１層金属配線４３上に、基板バ
イアスを印加する方法による第１の絶縁膜４４及
び通常のプラズマCVD法による第２の絶縁膜４
５が形成され（同図ａ参照）、この第２の絶縁膜
４５上に第２層金属配線４６が形成されたもの
（同図ｂ参照）がある。また、第５図ａ，ｂに示
す、第１層金属配線４３上に、通常のプラズマ
CVD法による第１の絶縁膜４７及び基板バイア
スを印加する方法による第２の絶縁膜４８が形成
され（同図ａ参照）、この第２の絶縁膜４８上に
第２層金属配線４９が形成されたもの（同図ｂ参
照）がある。
前者の例では、平坦化のための第１の絶縁膜４
４を形成する際に、基板側にバイアスを加えるこ
とによる正イオンのスパツタ・エツチング効果
（堆積とエツチングとが同時に進行すること）を
利用しているため、第１層金属配線４３表面やバ
ルクに欠陥を生じ易い。この欠陥はストレスマイ
グレーシヨンやエレクトロマイグレーシヨンを引
き起こし、前記金属配線４３の断線等の原因とな
るので半導体装置の信頼性に直接影響してくる。
後者の例では、第１層金属配線４３表面の欠陥を
回避することができるが、この金属配線４３段差
部における第１の絶縁膜４７のステツプカバレー
ジが不十分となる。このため、基板バイアスを印
加する方法により第２の絶縁膜４８を堆積して
も、平坦化が完全とはならない。よつて、第２層
金属配線４９のステツプカバレージは悪化し、こ
の金属配線４９の信頼性が低下する。
４を形成する際に、基板側にバイアスを加えるこ
とによる正イオンのスパツタ・エツチング効果
（堆積とエツチングとが同時に進行すること）を
利用しているため、第１層金属配線４３表面やバ
ルクに欠陥を生じ易い。この欠陥はストレスマイ
グレーシヨンやエレクトロマイグレーシヨンを引
き起こし、前記金属配線４３の断線等の原因とな
るので半導体装置の信頼性に直接影響してくる。
後者の例では、第１層金属配線４３表面の欠陥を
回避することができるが、この金属配線４３段差
部における第１の絶縁膜４７のステツプカバレー
ジが不十分となる。このため、基板バイアスを印
加する方法により第２の絶縁膜４８を堆積して
も、平坦化が完全とはならない。よつて、第２層
金属配線４９のステツプカバレージは悪化し、こ
の金属配線４９の信頼性が低下する。
（発明が解決しようとする課題）
このように、従来の半導体装置は第１層金属配
線の信頼性向上と絶縁膜による平坦化効果を同時
に満たすことができない欠点あつた。
線の信頼性向上と絶縁膜による平坦化効果を同時
に満たすことができない欠点あつた。
よつて、本発明の目的は、多層配線構造におけ
る層間絶縁膜が生産性良く形成できるとともに平
坦化効果を有し、しかも配線の信頼性を低下させ
また、配線層間のリーク電流を増加させることが
ない半導体装置を提供することである。
る層間絶縁膜が生産性良く形成できるとともに平
坦化効果を有し、しかも配線の信頼性を低下させ
また、配線層間のリーク電流を増加させることが
ない半導体装置を提供することである。
［発明の構成］
（課題を解決するための手段とその作用）
上記目的を達成するために本発明の半導体装置
は、多層配線構造における層間絶縁膜が、まず、
下層配線を保護するためこの下層配線の表面に接
して形成される第１の絶縁膜、例えばプラズマ
CVD法によるSiO2膜、SiON膜、Si3N4膜若しく
はPSG膜、LTO膜、スピン・オン・ガラス膜又
はポリ・イミド膜により500Å〜3000Åに薄く形
成されている。また、半導体基板上を平坦化する
ため前記第１の絶縁膜上には基板バイアスを印加
する方法により第２の絶縁膜が形成されている。
さらに、この第２の絶縁膜上には生産性を向上さ
せるため及び、半導体集積回路の動作時における
温度上昇に伴う下層配線と上層配線との間のリー
ク電流の増加を低減させるため、前記第１の絶縁
膜と同様の方法により第３の絶縁膜が形成されて
いる。
は、多層配線構造における層間絶縁膜が、まず、
下層配線を保護するためこの下層配線の表面に接
して形成される第１の絶縁膜、例えばプラズマ
CVD法によるSiO2膜、SiON膜、Si3N4膜若しく
はPSG膜、LTO膜、スピン・オン・ガラス膜又
はポリ・イミド膜により500Å〜3000Åに薄く形
成されている。また、半導体基板上を平坦化する
ため前記第１の絶縁膜上には基板バイアスを印加
する方法により第２の絶縁膜が形成されている。
さらに、この第２の絶縁膜上には生産性を向上さ
せるため及び、半導体集積回路の動作時における
温度上昇に伴う下層配線と上層配線との間のリー
ク電流の増加を低減させるため、前記第１の絶縁
膜と同様の方法により第３の絶縁膜が形成されて
いる。
このような構成であれば、第１の絶縁膜が下層
配線を保護しているので、前記第１の絶縁膜上に
基板バイアスを印加する方法により第２の絶縁膜
を形成しても、前記配線にダメージを与えること
はない。また、この後に第３の絶縁膜を形成する
ことにより、生産性を向上させリーク電流を低減
させることができるとともに、第２の絶縁膜上は
平坦であるから第３の絶縁膜表面も平坦に形成さ
れる。よつて、層間絶縁膜による平坦化効果も損
なわない。
配線を保護しているので、前記第１の絶縁膜上に
基板バイアスを印加する方法により第２の絶縁膜
を形成しても、前記配線にダメージを与えること
はない。また、この後に第３の絶縁膜を形成する
ことにより、生産性を向上させリーク電流を低減
させることができるとともに、第２の絶縁膜上は
平坦であるから第３の絶縁膜表面も平坦に形成さ
れる。よつて、層間絶縁膜による平坦化効果も損
なわない。
（実施例）
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第１図ａ，ｂは本発明の半導体装置の断面図を
示したものである。従来と同様に、半導体基板１
上には熱酸化膜２及び第１層金属配線３ａ〜３ｃ
が形成されている。また、前記第１層金属配線３
ａ〜３ｃ上には通常のプラズマCVD法により配
線保護膜としてのSiO2膜４が形成され、この
SiO2膜４上にはバイアス・スパツタ法により
SiO2膜５が形成されている。さらに、このSiO2
膜５上には通常のプラズマCVD法によりSiO2膜
６が形成されている（同図ａ参照）。さらに、前
記SiO2膜６上にはスパツタ法によつて第２層金
属配線７が形成されている（同図ｂ参照）。なお、
前記第１層金属配線３ａ〜３ｃの配線厚、配線
幅、配線間隔がそれぞれ1.0μｍ、1.5μｍ、2.0μｍ
程度である場合に、配線保護膜としての前記
SiO2膜４の膜厚は500Å〜3000Åが最適である。
また、前記第１層金属配線３ａ〜３ｃにはAlや
Al合金を用い、前記配線保護膜にはプラズマ
CVD法によるSiO2膜、SiON膜、Si3N4膜若しく
はPSG膜、LTO膜、スピン・オン・ガラス膜又
はポリ・イミド膜を用いる。
示したものである。従来と同様に、半導体基板１
上には熱酸化膜２及び第１層金属配線３ａ〜３ｃ
が形成されている。また、前記第１層金属配線３
ａ〜３ｃ上には通常のプラズマCVD法により配
線保護膜としてのSiO2膜４が形成され、この
SiO2膜４上にはバイアス・スパツタ法により
SiO2膜５が形成されている。さらに、このSiO2
膜５上には通常のプラズマCVD法によりSiO2膜
６が形成されている（同図ａ参照）。さらに、前
記SiO2膜６上にはスパツタ法によつて第２層金
属配線７が形成されている（同図ｂ参照）。なお、
前記第１層金属配線３ａ〜３ｃの配線厚、配線
幅、配線間隔がそれぞれ1.0μｍ、1.5μｍ、2.0μｍ
程度である場合に、配線保護膜としての前記
SiO2膜４の膜厚は500Å〜3000Åが最適である。
また、前記第１層金属配線３ａ〜３ｃにはAlや
Al合金を用い、前記配線保護膜にはプラズマ
CVD法によるSiO2膜、SiON膜、Si3N4膜若しく
はPSG膜、LTO膜、スピン・オン・ガラス膜又
はポリ・イミド膜を用いる。
このような構造であれば、配線保護膜が第１層
金属配線３ａ〜３ｃを覆つて形成されるので、バ
イアス・スパツタ法によるSiO2膜５で半導体基
板１上を平坦化しても、第１層金属配線３ａ〜３
ｃにダメージを与えることがない。なお、配線保
護膜は、主として第１層金属配線３ａ〜３ｃの保
護のために形成するものであり、主として半導体
集積回路の動作時における温度上昇に伴う配線層
間のリーク電流の増加を低減さるために形成され
るSiO2膜６に比べて膜厚が薄くなる。また、前
記配線保護膜上をバイアス・スパツタ法による
SiO2膜５のみで形成すると生産に時間がかかり
過ぎ実用的でないので、生産性が良い通常のプラ
ズマCVD法によるSiO2膜６との積層構造にして
生産性を向上させる。また、第６図に示すよう
に、バイアス・スパツタ法によるSiO2膜（Ｂ，
Ｓ，SiO2）５のみを用いる場合は、リーク電流
の温度依存性が大きく、半導体集積回路の動作時
における温度上昇に伴うリーク電流が問題となつ
てくる。一方、配線保護膜としてのSiO2膜４は、
その目的からして十分な厚さを持たせることが不
可能である。そこで、本発明では、さらにSiO2
膜５上にリーク電流低減のためのSiO2膜６を形
成しているのである。なお、第６図においてＰ−
SiO2は、プラズマCVD法により形成した絶縁膜
で、本発明による三層構造の絶縁膜を用いた場合
のリーク電流の温度依存性は、×で示してある。
金属配線３ａ〜３ｃを覆つて形成されるので、バ
イアス・スパツタ法によるSiO2膜５で半導体基
板１上を平坦化しても、第１層金属配線３ａ〜３
ｃにダメージを与えることがない。なお、配線保
護膜は、主として第１層金属配線３ａ〜３ｃの保
護のために形成するものであり、主として半導体
集積回路の動作時における温度上昇に伴う配線層
間のリーク電流の増加を低減さるために形成され
るSiO2膜６に比べて膜厚が薄くなる。また、前
記配線保護膜上をバイアス・スパツタ法による
SiO2膜５のみで形成すると生産に時間がかかり
過ぎ実用的でないので、生産性が良い通常のプラ
ズマCVD法によるSiO2膜６との積層構造にして
生産性を向上させる。また、第６図に示すよう
に、バイアス・スパツタ法によるSiO2膜（Ｂ，
Ｓ，SiO2）５のみを用いる場合は、リーク電流
の温度依存性が大きく、半導体集積回路の動作時
における温度上昇に伴うリーク電流が問題となつ
てくる。一方、配線保護膜としてのSiO2膜４は、
その目的からして十分な厚さを持たせることが不
可能である。そこで、本発明では、さらにSiO2
膜５上にリーク電流低減のためのSiO2膜６を形
成しているのである。なお、第６図においてＰ−
SiO2は、プラズマCVD法により形成した絶縁膜
で、本発明による三層構造の絶縁膜を用いた場合
のリーク電流の温度依存性は、×で示してある。
次に、本発明による半導体装置を形成し、この
半導体装置を用いて第１層金属配線３ａ〜３ｃの
通電試験を行い、この金属配線３の信頼性を評価
した。まず、半導体基板１に通常の熱酸化により
熱酸化膜２を約3000Å形成した後、Al−１％Si
膜又はAl−１％Si−１％Cu膜を約1.0μｍスパツ
タリング法により形成した。そして、このAl−
１％Si膜又はAl−１％Si−１％Cu膜をフオトリ
ソグラフイー法及びRIE法を用いて配線幅／配線
間隔＝1.5μｍ／2.0μｍに、また配線長が２mmにな
るようにパターニングした。この後、全面には通
常のプラズマCVD法によりSiO2膜４を形成した。
なお、このSiO2膜４の膜厚として500Å、1500
Å、3000Åのものをそれぞれ用意した。さらに、
このSiO2膜４上にはバイアススパツタ法により
SiO2膜５を約8000Å形成し、このSiO2膜５上に
は通常のプラズマCVD法によりSiO2膜６を約
8000Å形成した。そして、このSiO2膜６上に第
２層金属配線７としてAl−１％Si膜を約1.0μｍス
バツタリング法により形成した。
半導体装置を用いて第１層金属配線３ａ〜３ｃの
通電試験を行い、この金属配線３の信頼性を評価
した。まず、半導体基板１に通常の熱酸化により
熱酸化膜２を約3000Å形成した後、Al−１％Si
膜又はAl−１％Si−１％Cu膜を約1.0μｍスパツ
タリング法により形成した。そして、このAl−
１％Si膜又はAl−１％Si−１％Cu膜をフオトリ
ソグラフイー法及びRIE法を用いて配線幅／配線
間隔＝1.5μｍ／2.0μｍに、また配線長が２mmにな
るようにパターニングした。この後、全面には通
常のプラズマCVD法によりSiO2膜４を形成した。
なお、このSiO2膜４の膜厚として500Å、1500
Å、3000Åのものをそれぞれ用意した。さらに、
このSiO2膜４上にはバイアススパツタ法により
SiO2膜５を約8000Å形成し、このSiO2膜５上に
は通常のプラズマCVD法によりSiO2膜６を約
8000Å形成した。そして、このSiO2膜６上に第
２層金属配線７としてAl−１％Si膜を約1.0μｍス
バツタリング法により形成した。
このように形成された半導体装置について試験
を行なつたところ第２図に示すような結果が得ら
れた。通電条件として電流密度Ｊ＝1.0×106A／
cm2、通電時間Ｔ＝1000時間である。また、試料数
は各構造に対してそれぞれ100サンプルである。
同図によれば配線の保護膜厚500Å以上において
断線不良率は０％である。これはAl−１％Si膜、
Al−１％Si−１％Cu膜共にエレクトロマイグレ
ーシヨン又はストレスマイグレーシヨンによる断
線不良が生じなかつたことを意味する。また、第
１層金属配線３段差部における配線保護膜のステ
ツプカバレージについて調べてみたところ、500
Å〜3000Åの範囲においては良好であることが判
明した。
を行なつたところ第２図に示すような結果が得ら
れた。通電条件として電流密度Ｊ＝1.0×106A／
cm2、通電時間Ｔ＝1000時間である。また、試料数
は各構造に対してそれぞれ100サンプルである。
同図によれば配線の保護膜厚500Å以上において
断線不良率は０％である。これはAl−１％Si膜、
Al−１％Si−１％Cu膜共にエレクトロマイグレ
ーシヨン又はストレスマイグレーシヨンによる断
線不良が生じなかつたことを意味する。また、第
１層金属配線３段差部における配線保護膜のステ
ツプカバレージについて調べてみたところ、500
Å〜3000Åの範囲においては良好であることが判
明した。
さらに、Al−１％Si膜よりなる第１層金属配
線３ａ〜３ｃ上に配線保護膜としてプラズマ
CVD法によるSiON膜、Si3N4膜若しくはPSG膜、
LTO膜、スピン・オン・ガラス膜又はポリ・イ
ミド膜を用いることにより同様の通電試験を行な
つた。その結果、第３図に示すように、配線保護
膜にプラズマCVD法によるSiO2膜４を用いた場
合と同様の効果が得られることが確認された。
線３ａ〜３ｃ上に配線保護膜としてプラズマ
CVD法によるSiON膜、Si3N4膜若しくはPSG膜、
LTO膜、スピン・オン・ガラス膜又はポリ・イ
ミド膜を用いることにより同様の通電試験を行な
つた。その結果、第３図に示すように、配線保護
膜にプラズマCVD法によるSiO2膜４を用いた場
合と同様の効果が得られることが確認された。
なお、平坦化効果を有する絶縁膜の形成方法と
しては、バイアス・スパツタ法の他にも基板バイ
アスを印加する方法を使える。また、本発明は前
記第２層金属配線７上に第３層金属配線がある場
合において、これらの間に形成される層間絶縁膜
にも適用できることは言うまでもない。すなわ
ち、多層配線構造における配線間の層間絶縁膜の
形成に対して有効である。
しては、バイアス・スパツタ法の他にも基板バイ
アスを印加する方法を使える。また、本発明は前
記第２層金属配線７上に第３層金属配線がある場
合において、これらの間に形成される層間絶縁膜
にも適用できることは言うまでもない。すなわ
ち、多層配線構造における配線間の層間絶縁膜の
形成に対して有効である。
［発明の効果］
以上、説明したように本発明の半導体装置によ
れば次のような効果を奏する。
れば次のような効果を奏する。
多層配線構造における層間絶縁膜を三層構造に
することで、配線の信頼性向上並びに層間絶縁膜
による平坦化効果及び生産性の向上及びリーク電
流の低減を達成することができる。
することで、配線の信頼性向上並びに層間絶縁膜
による平坦化効果及び生産性の向上及びリーク電
流の低減を達成することができる。
第１図は本発明の一実施例に係わる半導体装置
を説明するための断面図、第２図及び第３図はそ
れぞれ本発明による半導体装置の特性を示す図、
第４図及び第５図はそれぞれ従来の半導体装置を
示す断面図、第６図はリーク電流の温度依存性を
示す図である。 １…半導体基板、２…熱酸化膜、３ａ〜３ｃ…
第１層金属配線、４，５，６…SiO2膜。
を説明するための断面図、第２図及び第３図はそ
れぞれ本発明による半導体装置の特性を示す図、
第４図及び第５図はそれぞれ従来の半導体装置を
示す断面図、第６図はリーク電流の温度依存性を
示す図である。 １…半導体基板、２…熱酸化膜、３ａ〜３ｃ…
第１層金属配線、４，５，６…SiO2膜。
Claims (1)
- 【特許請求の範囲】 １ 下層配線と上層配線の間に形成される絶縁膜
が、 前記下層配線を保護するため、この下層配線に
接して形成される第１の絶縁膜と、 前記下層配線上を平坦化するため、基板バイア
スを印加する方法により、前記第１の絶縁膜上に
形成される第２の絶縁膜と、 半導体集積回路の動作時における温度上昇に伴
う前記下層配線と前記上層配線との間のリーク電
流の増加を低減するため、前記第２の絶縁膜上に
形成される第３の絶縁膜と から構成されることを特徴とする半導体装置。 ２ 前記第３の絶縁膜の膜厚は、少なくとも前記
第１の絶縁膜の膜厚よりも大きく設定され、前記
第１の絶縁膜が主として前記下層配線を保護する
ために形成され、前記第３の絶縁膜が主として前
記下層配線と上層配線との間のリーク電流の増加
を低減するために形成されることを特徴とする請
求項１記載の半導体装置。 ３ 基板バイアスを印加しない方法により、下層
配線上に、前記下層配線を保護するための第１の
絶縁膜を形成する工程と、 基板バイアスを印加する方法により、前記第１
の絶縁膜上に、前記下層配線上を平坦化するため
の第２の絶縁膜を形成する工程と、 基板バイアスを印加しない方法により、前記第
２の絶縁膜上に、半導体集積回路の動作時におけ
る温度上昇に伴う前記下層配線と上層配線との間
のリーク電流の増加を低減するための第３の絶縁
膜を形成する工程と を含む半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241518A JPH0289346A (ja) | 1988-09-27 | 1988-09-27 | 半導体装置及びその製造方法 |
| EP19890117848 EP0365854A3 (en) | 1988-09-27 | 1989-09-27 | Semiconductor device having a multi-layered wiring structure |
| KR1019890013911A KR930004981B1 (ko) | 1988-09-27 | 1989-09-27 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241518A JPH0289346A (ja) | 1988-09-27 | 1988-09-27 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0289346A JPH0289346A (ja) | 1990-03-29 |
| JPH0576187B2 true JPH0576187B2 (ja) | 1993-10-22 |
Family
ID=17075537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241518A Granted JPH0289346A (ja) | 1988-09-27 | 1988-09-27 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0365854A3 (ja) |
| JP (1) | JPH0289346A (ja) |
| KR (1) | KR930004981B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2252667A (en) * | 1990-10-08 | 1992-08-12 | Gold Star Electronics | Contact in DRAM device |
| US5268333A (en) * | 1990-12-19 | 1993-12-07 | Samsung Electronics Co., Ltd. | Method of reflowing a semiconductor device |
| JP3010824B2 (ja) * | 1991-09-17 | 2000-02-21 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| DE69531571T2 (de) * | 1994-05-27 | 2004-04-08 | Texas Instruments Inc., Dallas | Verbesserungen in Bezug auf Halbleitervorrichtungen |
| JPH0855913A (ja) * | 1994-06-07 | 1996-02-27 | Texas Instr Inc <Ti> | サブミクロン相互接続の選択的空隙充填方法 |
| JPH0855910A (ja) * | 1994-07-29 | 1996-02-27 | Texas Instr Inc <Ti> | 半導体装置の製造方法 |
| JPH08162528A (ja) * | 1994-10-03 | 1996-06-21 | Sony Corp | 半導体装置の層間絶縁膜構造 |
| JPH09321047A (ja) * | 1996-05-24 | 1997-12-12 | Nec Corp | 半導体装置の製造方法 |
| JPH10163192A (ja) * | 1996-10-03 | 1998-06-19 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2005101597A (ja) * | 2003-09-04 | 2005-04-14 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US20170066684A1 (en) * | 2015-09-08 | 2017-03-09 | Corning Incorporated | Optical coatings including buffer layers |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5289468A (en) * | 1976-01-21 | 1977-07-27 | Hitachi Ltd | Semiconductor device |
| US4273805A (en) * | 1978-06-19 | 1981-06-16 | Rca Corporation | Passivating composite for a semiconductor device comprising a silicon nitride (Si1 3N4) layer and phosphosilicate glass (PSG) layer |
| JPS58197824A (ja) * | 1982-05-14 | 1983-11-17 | Hitachi Ltd | 半導体装置 |
| JPS5957456A (ja) * | 1982-09-27 | 1984-04-03 | Fujitsu Ltd | 半導体装置の製造方法 |
| EP0177845A1 (de) * | 1984-09-28 | 1986-04-16 | Siemens Aktiengesellschaft | Integrierter Schaltkreis mit Mehrlagenverdrahtung und Verfahren zu seiner Herstellung |
| US4723197A (en) * | 1985-12-16 | 1988-02-02 | National Semiconductor Corporation | Bonding pad interconnection structure |
| JPH01138734A (ja) * | 1987-11-25 | 1989-05-31 | Mitsubishi Electric Corp | 複導電体層を有する半導体装置およびその製造方法 |
-
1988
- 1988-09-27 JP JP63241518A patent/JPH0289346A/ja active Granted
-
1989
- 1989-09-27 EP EP19890117848 patent/EP0365854A3/en not_active Ceased
- 1989-09-27 KR KR1019890013911A patent/KR930004981B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0365854A2 (en) | 1990-05-02 |
| EP0365854A3 (en) | 1990-12-05 |
| KR900005593A (ko) | 1990-04-14 |
| KR930004981B1 (ko) | 1993-06-11 |
| JPH0289346A (ja) | 1990-03-29 |
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