JPH0577295B2 - - Google Patents
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- JPH0577295B2 JPH0577295B2 JP61220701A JP22070186A JPH0577295B2 JP H0577295 B2 JPH0577295 B2 JP H0577295B2 JP 61220701 A JP61220701 A JP 61220701A JP 22070186 A JP22070186 A JP 22070186A JP H0577295 B2 JPH0577295 B2 JP H0577295B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- pnp transistor
- collector
- diffusion layer
- Prior art date
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- Expired - Lifetime
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
- Y02T10/00—Road transport of goods or passengers
- Y02T10/60—Other road transportation technologies with climate change mitigation effect
- Y02T10/70—Energy storage systems for electromobility, e.g. batteries
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は縦型PNPトランジスタと通常のバイ
ポーラNPNトランジスタとを組み込んだ半導体
集積回路の製造方法の改良に関する。
ポーラNPNトランジスタとを組み込んだ半導体
集積回路の製造方法の改良に関する。
(ロ) 従来の技術
従来の半導体集積回路の製造方法を第２図Ａ乃
至第２図Ｅを用いて説明する。
至第２図Ｅを用いて説明する。
先ず第２図Ａに示す如く、半導体基板１として
Ｐ型のシリコン基板を用い、基板１上に選択的に
アンチモン（Sb）をデポジツトして複数個の埋
込層２を形成し、埋込層２を囲む基板１表面及び
所定の埋込層２上にはボロン(B)をデポジツトして
上下分離領域３の下拡散層４及び縦型PNPトラ
ンジスタのコレクタ埋込層５を形成する。
Ｐ型のシリコン基板を用い、基板１上に選択的に
アンチモン（Sb）をデポジツトして複数個の埋
込層２を形成し、埋込層２を囲む基板１表面及び
所定の埋込層２上にはボロン(B)をデポジツトして
上下分離領域３の下拡散層４及び縦型PNPトラ
ンジスタのコレクタ埋込層５を形成する。
次に第２図Ｂに示す如く、基板１全面に周知の
気相成長法によりＮ型のエピタキシヤル層６を所
定厚さに形成する。
気相成長法によりＮ型のエピタキシヤル層６を所
定厚さに形成する。
次に第２図Ｃに示す如く、エピタキシヤル層６
表面のコレクタ埋込層５に対応する領域にリン
（Ｐ）をイオン注入し、縦型PNPトランジスタの
ベース領域７を付着する。このイオン注入はドー
ズ量1012〜1013cm-2、加速電圧80〜100KeVで行
う。
表面のコレクタ埋込層５に対応する領域にリン
（Ｐ）をイオン注入し、縦型PNPトランジスタの
ベース領域７を付着する。このイオン注入はドー
ズ量1012〜1013cm-2、加速電圧80〜100KeVで行
う。
次に第２図Ｄに示す如く、エピタキシヤル層６
表面より上下分離領域３の上拡散層８と縦型
PNPトランジスタのコレクタ導出領域９を約
1200℃、３〜４時間で選択拡散し、同時に埋込層
２、下拡散層４、コレクタ埋込層５及びベース領
域７をドライブインする。この工程で上拡散層８
と下拡散層４が連結して上下分離領域３を形成
し、且つエピタキシヤル層６を接合分離して第
１、第２の島領域１０，１１を形成する。またコ
レクタ導出領域９はコレクタ埋込層５まで達し、
ベース領域７を囲む。具体的にはエピタキシヤル
層６の厚みが13μｍであれば、上拡散層８は約9μ
ｍ、下拡散層４とコレクタ埋込層５は約7μｍの
深さに形成され、ベース領域７は約4μｍの深さ
に形成される。ここで上下分離領域３の上拡散層
８と下拡散層４とでは、上拡散層８の方が供給さ
れる不純物が多い状態、即ちボロン(B)を多量に含
む拡散源膜を付着したままの状態で拡散する等の
理由により、どうしても上拡散層８の方が下拡散
層４より深く形成されてしまう。
表面より上下分離領域３の上拡散層８と縦型
PNPトランジスタのコレクタ導出領域９を約
1200℃、３〜４時間で選択拡散し、同時に埋込層
２、下拡散層４、コレクタ埋込層５及びベース領
域７をドライブインする。この工程で上拡散層８
と下拡散層４が連結して上下分離領域３を形成
し、且つエピタキシヤル層６を接合分離して第
１、第２の島領域１０，１１を形成する。またコ
レクタ導出領域９はコレクタ埋込層５まで達し、
ベース領域７を囲む。具体的にはエピタキシヤル
層６の厚みが13μｍであれば、上拡散層８は約9μ
ｍ、下拡散層４とコレクタ埋込層５は約7μｍの
深さに形成され、ベース領域７は約4μｍの深さ
に形成される。ここで上下分離領域３の上拡散層
８と下拡散層４とでは、上拡散層８の方が供給さ
れる不純物が多い状態、即ちボロン(B)を多量に含
む拡散源膜を付着したままの状態で拡散する等の
理由により、どうしても上拡散層８の方が下拡散
層４より深く形成されてしまう。
次に第２図Ｅに示す如く、エピタキシヤル層６
表面よりボロン(B)を選択拡散し、第１の島領域１
０には縦型PNPトランジスタのエミツタ領域１
２を、第２の島領域１１には通常のNPNトラン
ジスタのベース領域１３を夫々形成し、続いてリ
ン（Ｐ）を選択拡散して第１の島領域１０には縦
型PNPトランジスタのベースコンタクト領域１
４を、第２の島領域１１にはNPNトランジスタ
のエミツタ領域１５及びコレクタコンタクト領域
１６を夫々形成する。
表面よりボロン(B)を選択拡散し、第１の島領域１
０には縦型PNPトランジスタのエミツタ領域１
２を、第２の島領域１１には通常のNPNトラン
ジスタのベース領域１３を夫々形成し、続いてリ
ン（Ｐ）を選択拡散して第１の島領域１０には縦
型PNPトランジスタのベースコンタクト領域１
４を、第２の島領域１１にはNPNトランジスタ
のエミツタ領域１５及びコレクタコンタクト領域
１６を夫々形成する。
この様にして第１の島領域１０に形成した縦型
PNPトランジスタは、活性ベースの一部分をイ
オン注入により形成したベース領域７で形成する
ので、その不純物濃度勾配が内部にドリフト電界
を生じさせてキヤリアの走行速度を増大させ、高
い利得帯域幅積fTが得られている。また縦型PNP
トランジスタのhFEはほぼベース領域７で決定さ
れるので、エピタキシヤル層６の比抵抗や厚さが
ばらついてもhFEはあまりばらつかない。尚斯る
構造の縦型PNPトランジスタは、例えば特開昭
59−211270号公報に記載されている。
PNPトランジスタは、活性ベースの一部分をイ
オン注入により形成したベース領域７で形成する
ので、その不純物濃度勾配が内部にドリフト電界
を生じさせてキヤリアの走行速度を増大させ、高
い利得帯域幅積fTが得られている。また縦型PNP
トランジスタのhFEはほぼベース領域７で決定さ
れるので、エピタキシヤル層６の比抵抗や厚さが
ばらついてもhFEはあまりばらつかない。尚斯る
構造の縦型PNPトランジスタは、例えば特開昭
59−211270号公報に記載されている。
そうして第２の島領域１１には通常のバイポー
ラNPNトランジスタが形成され、そのベース領
域１３は縦型PNPトランジスタのエミツタ領域
１２と、NPNトランジスタのエミツタ領域１５
は縦型PNPトランジスタのベースコンタクト領
域１４と同時に拡散形成している。
ラNPNトランジスタが形成され、そのベース領
域１３は縦型PNPトランジスタのエミツタ領域
１２と、NPNトランジスタのエミツタ領域１５
は縦型PNPトランジスタのベースコンタクト領
域１４と同時に拡散形成している。
(ハ) 発明が解決しようとする問題点
しかしながら、縦型PNPトランジスタは所定
のVCE（sat）を得るためにコレクタ埋込層５を上
方向へ大きく拡散しなければならず、且つ所定の
耐圧VCEOを得るためにある程度のベース幅をとら
なければならない。そして従来の製造方法では上
下分離領域３の上拡散層８の拡散工程によつてベ
ース領域７とコレクタ埋込層５をドライブインす
るので、前記した制約に伴つて上拡散層８を長時
間拡散しなければならず、その横方向拡散によつ
て表面占有面積が大きく高集積化できない欠点が
あつた。
のVCE（sat）を得るためにコレクタ埋込層５を上
方向へ大きく拡散しなければならず、且つ所定の
耐圧VCEOを得るためにある程度のベース幅をとら
なければならない。そして従来の製造方法では上
下分離領域３の上拡散層８の拡散工程によつてベ
ース領域７とコレクタ埋込層５をドライブインす
るので、前記した制約に伴つて上拡散層８を長時
間拡散しなければならず、その横方向拡散によつ
て表面占有面積が大きく高集積化できない欠点が
あつた。
また、第２の島領域１１に形成したNPNトラ
ンジスタでは、先に説明した理由によつてエピタ
キシヤル層６を10μ以上と厚く設定するので、コ
レクタの取出し抵抗が大きくVCE（sat）が大であ
る欠点があつた。
ンジスタでは、先に説明した理由によつてエピタ
キシヤル層６を10μ以上と厚く設定するので、コ
レクタの取出し抵抗が大きくVCE（sat）が大であ
る欠点があつた。
(ニ) 問題点を解決するための手段
本発明は斯上したこれらの欠点に鑑みてなさ
れ、上下分離領域２３の下拡散層２４とコレクタ
埋込層２５とをエピタキシヤル層２６の厚みの半
分以上深くはい上げて拡散し、同時にベース領域
２７とコレクタ低抵抗領域３６とをドライブイン
した後、上下分離領域２３の上拡散層２８とコレ
クタ導出領域２９をそれぞれ下拡散層２４とコレ
クタ埋込層２５に到達するように形成することに
より、集積度を大幅に向上した、バイポーラ
NPNトランジスタと縦型PNPトランジスタを共
存させた半導体集積回路の製造方法を提供するも
のである。
れ、上下分離領域２３の下拡散層２４とコレクタ
埋込層２５とをエピタキシヤル層２６の厚みの半
分以上深くはい上げて拡散し、同時にベース領域
２７とコレクタ低抵抗領域３６とをドライブイン
した後、上下分離領域２３の上拡散層２８とコレ
クタ導出領域２９をそれぞれ下拡散層２４とコレ
クタ埋込層２５に到達するように形成することに
より、集積度を大幅に向上した、バイポーラ
NPNトランジスタと縦型PNPトランジスタを共
存させた半導体集積回路の製造方法を提供するも
のである。
(ホ) 作用
本発明によれば、あらかじめ下拡散層２４、コ
レクタ埋込層２５及びベース領域２７を十分に深
くドライブインしてから上拡散層２８を構成する
ので、上拡散層２８を浅くでき、その横方向拡散
を抑制できる。よつて縦型PNPトランジスタの
特性を劣化させないで集積度を大幅に向上でき
る。
レクタ埋込層２５及びベース領域２７を十分に深
くドライブインしてから上拡散層２８を構成する
ので、上拡散層２８を浅くでき、その横方向拡散
を抑制できる。よつて縦型PNPトランジスタの
特性を劣化させないで集積度を大幅に向上でき
る。
また、NPNトランジスタではコレクタ低抵抗
領域３６を上拡散層２８より十分に深く形成でき
るので、良好なVCE（sat）が得られる。
領域３６を上拡散層２８より十分に深く形成でき
るので、良好なVCE（sat）が得られる。
(ヘ) 実施例
以下、本発明の半導体集積回路の製造方法を第
１図Ａ乃至Ｆを用いて詳細に説明する。
１図Ａ乃至Ｆを用いて詳細に説明する。
先ず第１図Ａに示す如く、半導体基板２１とし
てＰ型のシリコン基板を用い、基板２１上に選択
的にアンチモン（Sb）をデポジツトして複数個
の埋込層２２を形成し、埋込層２２を囲む基板２
１表面及び所定の埋込層２２上にはボロン(B)をデ
ポジツトして上下分離領域２３の下拡散層２４及
び縦型PNPトランジスタのコレクタ埋込層２５
を形成する。
てＰ型のシリコン基板を用い、基板２１上に選択
的にアンチモン（Sb）をデポジツトして複数個
の埋込層２２を形成し、埋込層２２を囲む基板２
１表面及び所定の埋込層２２上にはボロン(B)をデ
ポジツトして上下分離領域２３の下拡散層２４及
び縦型PNPトランジスタのコレクタ埋込層２５
を形成する。
次に第１図Ｂに示す如く、基板２１全面に周知
の気相成長法によりＮ型のエピタキシヤル層２６
を約7μｍ厚に形成する。
の気相成長法によりＮ型のエピタキシヤル層２６
を約7μｍ厚に形成する。
次に第１図Ｃに示す如く、エピタキシヤル層２
６表面の所定の領域にNPNトランジスタのコレ
クタ低抵抗領域３６を形成するリン(P)をデポジツ
トし、さらにエピタキシヤル層２６表面のコレク
タ埋込層２５に対応する領域にリン(P)をイオン注
入して縦型PNPトランジスタのベース領域２７
を付着する。このイオン注入はドーズ量1012〜
1013cm-2、加速電圧80〜100KeVで行う。
６表面の所定の領域にNPNトランジスタのコレ
クタ低抵抗領域３６を形成するリン(P)をデポジツ
トし、さらにエピタキシヤル層２６表面のコレク
タ埋込層２５に対応する領域にリン(P)をイオン注
入して縦型PNPトランジスタのベース領域２７
を付着する。このイオン注入はドーズ量1012〜
1013cm-2、加速電圧80〜100KeVで行う。
次に第１図Ｄに示す如く、基板２１全体に約
1200℃、２時間の熱処理を加えることにより上下
分離領域２３の下拡散層２４と縦型PNPトラン
ジスタのコレクタ埋込層２５とをエピタキシヤル
層２６の厚みの半分以上はい上げて拡散し、同時
に縦型PNPトランジスタのベース領域２７をド
ライブインする。具体的には、下拡散層２４とコ
レクタ埋込層２５は約5μｍはい上げて拡散し、
ベース領域２７は約3μｍ、コレクタ低抵抗領域
３６は約4μｍの深さに形成する。従つてベース
領域２７はコレクタ埋込層２５に完全に到達す
る。尚ベース領域２７の不純物濃度をやや低くし
てコレクタ埋込層２５に完全には到達しない構造
としてもよい。
1200℃、２時間の熱処理を加えることにより上下
分離領域２３の下拡散層２４と縦型PNPトラン
ジスタのコレクタ埋込層２５とをエピタキシヤル
層２６の厚みの半分以上はい上げて拡散し、同時
に縦型PNPトランジスタのベース領域２７をド
ライブインする。具体的には、下拡散層２４とコ
レクタ埋込層２５は約5μｍはい上げて拡散し、
ベース領域２７は約3μｍ、コレクタ低抵抗領域
３６は約4μｍの深さに形成する。従つてベース
領域２７はコレクタ埋込層２５に完全に到達す
る。尚ベース領域２７の不純物濃度をやや低くし
てコレクタ埋込層２５に完全には到達しない構造
としてもよい。
次に第１図Ｅに示す如く、エピタキシヤル層２
６表面より上下分離領域２３の上拡散層２８と縦
型PNPトランジスタのコレクタ導出領域２９を
同時に選択拡散し、上下分離領域２３をエピタキ
シヤル層２６の厚みの半分より浅い位置で連結し
て第１、第２の島領域３０，３１を形成する。
６表面より上下分離領域２３の上拡散層２８と縦
型PNPトランジスタのコレクタ導出領域２９を
同時に選択拡散し、上下分離領域２３をエピタキ
シヤル層２６の厚みの半分より浅い位置で連結し
て第１、第２の島領域３０，３１を形成する。
本工程は本発明の特徴とする工程で、あらかじ
めコレクタ埋込層２５と下拡散層２４をエピタキ
シヤル層２６の厚みの半分以上深くはい上げて拡
散し、同時にベース領域２７とコレクタ低抵抗領
域３６とを十分に深く拡散した後に上拡散層２８
とコレクタ導出領域２９を形成しているので、上
拡散層２８とコレクタ導出領域２９はベース領域
２７等に制限されずに約3μｍと浅くでき、その
拡散時間を約１時間と短くできる。このため上拡
散層２８とコレクタ導出領域２９の横方向拡散を
約3μｍに抑えることができ、それらの表面占有
面積を大幅に縮小できる。具体的には、拡散窓の
幅が4μｍであれば上拡散層２８とコレクタ導出
領域２９の幅は約10μｍに形成され、下拡散層２
４は上拡散層２８より深く拡散した分だけ約14μ
ｍと幅広に形成される。
めコレクタ埋込層２５と下拡散層２４をエピタキ
シヤル層２６の厚みの半分以上深くはい上げて拡
散し、同時にベース領域２７とコレクタ低抵抗領
域３６とを十分に深く拡散した後に上拡散層２８
とコレクタ導出領域２９を形成しているので、上
拡散層２８とコレクタ導出領域２９はベース領域
２７等に制限されずに約3μｍと浅くでき、その
拡散時間を約１時間と短くできる。このため上拡
散層２８とコレクタ導出領域２９の横方向拡散を
約3μｍに抑えることができ、それらの表面占有
面積を大幅に縮小できる。具体的には、拡散窓の
幅が4μｍであれば上拡散層２８とコレクタ導出
領域２９の幅は約10μｍに形成され、下拡散層２
４は上拡散層２８より深く拡散した分だけ約14μ
ｍと幅広に形成される。
次に第１図Ｆに示す如く、エピタキシヤル層２
６表面よりボロン(B)を選択拡散し、第１の島領域
３０には縦型PNPトランジスタのエミツタ領域
３２を、第２の島領域３１には通常のNPNトラ
ンジスタのベース領域３３を約2μｍの深さに
夫々形成し、続いてリン(P)を選択拡散して第１の
島領域３０には縦型PNPトランジスタのベース
コンタクト領域３４を、第２の島領域３１には
NPNトランジスタのエミツタ領域３５及びコレ
クタ低抵抗領域３６を約1.5μｍの深さに夫々形成
する。尚、縦型PNPトランジスタのエミツタ領
域３２はエピタキシヤル層２６より高い不純物濃
度を有するベース領域２７表面に形成するので、
NPNトランジスタのベース領域３３よりは多少
浅く形成される。そして最後に各領域上に電極３
７を配設して製造工程を終了する。
６表面よりボロン(B)を選択拡散し、第１の島領域
３０には縦型PNPトランジスタのエミツタ領域
３２を、第２の島領域３１には通常のNPNトラ
ンジスタのベース領域３３を約2μｍの深さに
夫々形成し、続いてリン(P)を選択拡散して第１の
島領域３０には縦型PNPトランジスタのベース
コンタクト領域３４を、第２の島領域３１には
NPNトランジスタのエミツタ領域３５及びコレ
クタ低抵抗領域３６を約1.5μｍの深さに夫々形成
する。尚、縦型PNPトランジスタのエミツタ領
域３２はエピタキシヤル層２６より高い不純物濃
度を有するベース領域２７表面に形成するので、
NPNトランジスタのベース領域３３よりは多少
浅く形成される。そして最後に各領域上に電極３
７を配設して製造工程を終了する。
この様にして形成した半導体集積回路では、上
拡散層２８を大幅に浅くできるので、その横方向
拡散を抑え、表面占有面積を大幅に縮小できる。
この時下拡散層２４は上拡散層２８より幅広に形
成するものの、その周端部は横方向拡散によつて
湾曲し、基板２１表面から上方向に向つて徐々に
幅狭になるので基板２１表面で約14μｍの幅があ
つても下拡散層２４最上部では拡散窓の線幅であ
る約4μｍになる。また、エピタキシヤル層２６
表面より拡散形成した領域も横方向拡散によつて
湾曲するのでその領域の底部の幅は拡散窓の幅に
等しくなる。従つて下拡散層２４の最上部とエピ
タキシヤル層２６表面より拡散形成した領域の底
部とは十分に離間しており、耐圧の面からみても
幅広に形成した下拡散層２４はエピタキシヤル層
２６表面における集積度の向上を妨げない。
拡散層２８を大幅に浅くできるので、その横方向
拡散を抑え、表面占有面積を大幅に縮小できる。
この時下拡散層２４は上拡散層２８より幅広に形
成するものの、その周端部は横方向拡散によつて
湾曲し、基板２１表面から上方向に向つて徐々に
幅狭になるので基板２１表面で約14μｍの幅があ
つても下拡散層２４最上部では拡散窓の線幅であ
る約4μｍになる。また、エピタキシヤル層２６
表面より拡散形成した領域も横方向拡散によつて
湾曲するのでその領域の底部の幅は拡散窓の幅に
等しくなる。従つて下拡散層２４の最上部とエピ
タキシヤル層２６表面より拡散形成した領域の底
部とは十分に離間しており、耐圧の面からみても
幅広に形成した下拡散層２４はエピタキシヤル層
２６表面における集積度の向上を妨げない。
そして第１の島領域３０に形成した縦型PNP
トランジスタでは、コレクタ埋込層２５とベース
領域２７を上下分離領域２３の下拡散層２４と同
時にドライブインするので、それらを双方が衝突
するように十分に深く形成でき、極めて良好な
VCE（sat）特性が得られる。また、ベースとして
活性な領域の全部又は略全部をエピタキシヤル層
２６表面から拡散形成したエピタキシヤル層２６
より高不純物濃度のベース領域２７で形成できる
ので、耐圧VCEOを考慮しつつベース幅を挟められ
ることと濃度勾配による電界加速が働くことによ
つて高いfTが得られ、しかも従来よりhFEのばら
つきが少くなる。さらにコレクタ導出領域２９を
上拡散層２８と同一工程で形成するので、その表
面占有面積が大幅に減少して集積度の向上に寄与
する。
トランジスタでは、コレクタ埋込層２５とベース
領域２７を上下分離領域２３の下拡散層２４と同
時にドライブインするので、それらを双方が衝突
するように十分に深く形成でき、極めて良好な
VCE（sat）特性が得られる。また、ベースとして
活性な領域の全部又は略全部をエピタキシヤル層
２６表面から拡散形成したエピタキシヤル層２６
より高不純物濃度のベース領域２７で形成できる
ので、耐圧VCEOを考慮しつつベース幅を挟められ
ることと濃度勾配による電界加速が働くことによ
つて高いfTが得られ、しかも従来よりhFEのばら
つきが少くなる。さらにコレクタ導出領域２９を
上拡散層２８と同一工程で形成するので、その表
面占有面積が大幅に減少して集積度の向上に寄与
する。
一方、第２の島領域３１に形成したNPNトラ
ンジスタでは、コレクタ低抵抗領域３６を上下分
離領域２３の下拡散層２４と同一工程で形成する
ので、コレクタ低抵抗領域３６を上拡散層２８よ
り十分に深く、最適な条件を選べば埋込層２２に
達するように形成でき、極めて良好なVCE（sat）
が得られる。
ンジスタでは、コレクタ低抵抗領域３６を上下分
離領域２３の下拡散層２４と同一工程で形成する
ので、コレクタ低抵抗領域３６を上拡散層２８よ
り十分に深く、最適な条件を選べば埋込層２２に
達するように形成でき、極めて良好なVCE（sat）
が得られる。
(ト) 発明の効果
以上説明した如く本発明によれば、あらかじめ
下拡散層２４をエピタキシヤル層２６の厚みの半
分以上はい上げて拡散した後、上拡散層２８を形
成するので、上拡散層２８を浅くでき、その横方
向拡散を抑えて集積度を大幅に向上できるという
利点を有する。さらに本発明によれば、コレクタ
埋込層２５とベース領域２７及びコレクタ低抵抗
領域３６を下拡散層３４と同時にドライブインす
るので、エピタキシヤル層２６を薄く設定しても
十分に深く形成でき、特性良好な縦型PNPトラ
ンジスタとバイポーラトランジスタとを一体化共
存できるという利点を有する。
下拡散層２４をエピタキシヤル層２６の厚みの半
分以上はい上げて拡散した後、上拡散層２８を形
成するので、上拡散層２８を浅くでき、その横方
向拡散を抑えて集積度を大幅に向上できるという
利点を有する。さらに本発明によれば、コレクタ
埋込層２５とベース領域２７及びコレクタ低抵抗
領域３６を下拡散層３４と同時にドライブインす
るので、エピタキシヤル層２６を薄く設定しても
十分に深く形成でき、特性良好な縦型PNPトラ
ンジスタとバイポーラトランジスタとを一体化共
存できるという利点を有する。
また本発明によれば、上拡散層２８の拡散時間
が短いので熱拡散によるエピタキシヤル層２６表
面の結晶欠陥が少く、さらに下拡散層２４を上拡
散層２８より幅広に形成するので、多少のマスク
ずれがあつても完全な接合分離が得られるという
利点を有する。
が短いので熱拡散によるエピタキシヤル層２６表
面の結晶欠陥が少く、さらに下拡散層２４を上拡
散層２８より幅広に形成するので、多少のマスク
ずれがあつても完全な接合分離が得られるという
利点を有する。
第１図Ａ乃至第１図Ｆは本発明による製造方法
を説明するための断面図、第２図Ａ乃至第２図Ｅ
は従来の製造方法を説明するための断面図であ
る。 ２１は半導体基板、２２は埋込層、２４は上下
分離領域２３の下拡散層、２５はコレクタ埋込
層、２６はエピタキシヤル層、２７は縦型PNP
トランジスタのベース領域、２８は上下分離領域
２３の上拡散層、３６はコレクタ低抵抗領域であ
る。
を説明するための断面図、第２図Ａ乃至第２図Ｅ
は従来の製造方法を説明するための断面図であ
る。 ２１は半導体基板、２２は埋込層、２４は上下
分離領域２３の下拡散層、２５はコレクタ埋込
層、２６はエピタキシヤル層、２７は縦型PNP
トランジスタのベース領域、２８は上下分離領域
２３の上拡散層、３６はコレクタ低抵抗領域であ
る。
Claims (1)
- 【特許請求の範囲】 １ 一導電型半導体基板表面に複数個の埋込層を
形成する逆導電型の不純物を付着し、該埋込層を
囲む前記基板表面には上下分離領域の下拡散層
を、所定の前記埋込層上には縦型PNPトランジ
スタのコレクタ埋込層を夫々形成する一導電型の
不純物を付着する工程、 前記基板の全面に逆導電型のエピタキシヤル層
を形成し、該エピタキシヤル成長工程の間中、前
記基板表面に付着した各不純物を上方向に再拡散
させる工程、 前記エピタキシヤル層表面の前記コレクタ埋込
層に対応する領域に比較的低不純物濃度の前記縦
型PNPトランジスタのベース領域を形成する逆
導電型の不純物をイオン注入し、別の前記エピタ
キシヤル層表面の一部にはNPNトランジスタの
コレクタ低抵抗領域を形成する逆導電型の不純物
を付着する工程、 前記基板全体を加熱処理して前記下拡散層と前
記コレクタ埋込層を形成する不純物を前記エピタ
キシヤル層の厚みの半分より上となるような位置
に達するまで、同時に前記縦型PNPトランジス
タのベース領域を形成する不純物を前記下拡散層
の頂部より下となるような位置まで引き伸ばし拡
散を行い、同時に前記コレクタ低抵抗領域の引き
伸ばし拡散を行う工程、 前記エピタキシヤル層表面より前記上下分離領
域の上拡散層と前記縦型PNPトランジスタのコ
レクタ導出領域を形成し、NPNトランジスタの
ベースより深くなるような位置で前記上下分離領
域を連結して第１の島領域と第２の島領域を形成
する工程、 前記エピタキシヤル層表面より一導電型の不純
物を選択拡散し、前記第１の島領域には前記縦型
PNPトランジスタのエミツタ領域を、前記第２
の島領域にはNPNトランジスタのベース領域を
夫々形成し、続いて逆導電型の不純物を選択拡散
して前記第１の島領域には前記縦型PNPトラン
ジスタのベースコンタクト領域を、前記第２の島
領域には前記NPNトランジスタのエミツタ領域
を夫々形成する工程とを具備することを特徴とす
る半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61220701A JPS6376359A (ja) | 1986-09-18 | 1986-09-18 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61220701A JPS6376359A (ja) | 1986-09-18 | 1986-09-18 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6376359A JPS6376359A (ja) | 1988-04-06 |
| JPH0577295B2 true JPH0577295B2 (ja) | 1993-10-26 |
Family
ID=16755137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61220701A Granted JPS6376359A (ja) | 1986-09-18 | 1986-09-18 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376359A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350686A (en) * | 1976-10-19 | 1978-05-09 | Mitsubishi Electric Corp | Production of semiconductor integrated circuit |
| JPS59979B2 (ja) * | 1976-12-29 | 1984-01-10 | 富士通株式会社 | 半導体集積回路 |
-
1986
- 1986-09-18 JP JP61220701A patent/JPS6376359A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6376359A (ja) | 1988-04-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |