JPH0577294B2 - - Google Patents
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- JPH0577294B2 JPH0577294B2 JP61060015A JP6001586A JPH0577294B2 JP H0577294 B2 JPH0577294 B2 JP H0577294B2 JP 61060015 A JP61060015 A JP 61060015A JP 6001586 A JP6001586 A JP 6001586A JP H0577294 B2 JPH0577294 B2 JP H0577294B2
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- JP
- Japan
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- region
- layer
- pnp transistor
- vertical pnp
- conductivity type
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0119—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including complementary BJTs
- H10D84/0121—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including complementary BJTs the complementary BJTs being vertical BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は縦型PNPトランジスタと通常のバイ
ポーラNPNトランジスタとを組み込んだ半導体
集積回路の製造方法の改良に関する。
ポーラNPNトランジスタとを組み込んだ半導体
集積回路の製造方法の改良に関する。
(ロ) 従来の技術
従来の半導体集積回路の製造方法を第２図イ乃
至第２図ホを用いて説明する。
至第２図ホを用いて説明する。
先ず第２図イに示す如く、半導体基板１として
Ｐ型のシリコン基板を用い、基板１上に選択的に
アンチモン（Sb）をデポジツトして複数個の埋
込層２を形成し、埋込層２を囲む基板１表面及び
所定の埋込層２上にはボロン(B)をデポジツトして
上下分離領域３の下拡散層４及び縦型PNPトラ
ンジスタのコレクタ埋込層５を形成する。
Ｐ型のシリコン基板を用い、基板１上に選択的に
アンチモン（Sb）をデポジツトして複数個の埋
込層２を形成し、埋込層２を囲む基板１表面及び
所定の埋込層２上にはボロン(B)をデポジツトして
上下分離領域３の下拡散層４及び縦型PNPトラ
ンジスタのコレクタ埋込層５を形成する。
次に第２図ロに示す如く、基板１全面に周知の
気相成長法によりＮ型のエピタキシヤル層６を所
定厚さに形成する。
気相成長法によりＮ型のエピタキシヤル層６を所
定厚さに形成する。
次に第２図ハに示す如く、エピタキシヤル層６
表面のコレクタ埋込層５に対応する領域にリン(P)
をイオン注入し、縦型PNPトランジスタのベー
ス領域７を付着する。このイオン注入はドーズ量
1012〜1013cm-2、加速電圧80〜100KeVで行う。
表面のコレクタ埋込層５に対応する領域にリン(P)
をイオン注入し、縦型PNPトランジスタのベー
ス領域７を付着する。このイオン注入はドーズ量
1012〜1013cm-2、加速電圧80〜100KeVで行う。
次に第２図ニに示す如く、エピタキシヤル層６
表面より上下分離領域３の上拡散層８と縦型
PNPトランジスタのコレクタ導出領域９を約
1200℃、３〜４時間で選択拡散し、同時に埋込層
２、下拡散層４、コレクタ埋込層５及びベース領
域７をドライブインする。この工程で上拡散層８
と下拡散層４が連続して上下分離領域３を形成
し、且つエピタキシヤル層６を接合分離して第
１、第２の島領域１０，１１を形成する。またコ
レクタ導出領域９はコレクタ埋込層５まで達し、
ベース領域７を囲む。具体的にはエピタキシヤル
層６の厚みが13μｍであれば、上拡散層８は約9μ
ｍ、下拡散層４とコレクタ埋込層５は約7μｍの
深さに形成され、ベース領域７は約4μｍの深さ
に形成される。
表面より上下分離領域３の上拡散層８と縦型
PNPトランジスタのコレクタ導出領域９を約
1200℃、３〜４時間で選択拡散し、同時に埋込層
２、下拡散層４、コレクタ埋込層５及びベース領
域７をドライブインする。この工程で上拡散層８
と下拡散層４が連続して上下分離領域３を形成
し、且つエピタキシヤル層６を接合分離して第
１、第２の島領域１０，１１を形成する。またコ
レクタ導出領域９はコレクタ埋込層５まで達し、
ベース領域７を囲む。具体的にはエピタキシヤル
層６の厚みが13μｍであれば、上拡散層８は約9μ
ｍ、下拡散層４とコレクタ埋込層５は約7μｍの
深さに形成され、ベース領域７は約4μｍの深さ
に形成される。
次に第２図ホに示す如く、エピタキシヤル層６
表面よりボロン(B)を選択拡散し、第１の島領域１
０には縦型PNPトランジスタのエミツタ領域１
２を、第２の島領域１１には通常のNPNトラン
ジスタのベース領域１３を夫々形成し、続いてリ
ン(P)を選択拡散して第１の島領域１０には縦型
PNPトランジスタのベースコンタクト領域１４
を、第２の島領域１１にはNPNトランジスタの
エミツタ領域１５及びコレクタコンタクト領域１
６を夫々形成する。
表面よりボロン(B)を選択拡散し、第１の島領域１
０には縦型PNPトランジスタのエミツタ領域１
２を、第２の島領域１１には通常のNPNトラン
ジスタのベース領域１３を夫々形成し、続いてリ
ン(P)を選択拡散して第１の島領域１０には縦型
PNPトランジスタのベースコンタクト領域１４
を、第２の島領域１１にはNPNトランジスタの
エミツタ領域１５及びコレクタコンタクト領域１
６を夫々形成する。
この様にして第１の島領域１０に形成した縦型
PNPトランジスタは、活性ベースの一部分をイ
オン注入により形成したベース領域７で形成する
ので、その不純物濃度勾配が内部にドリフト電界
を生じさせてキヤリアの走行速度を増大させ、高
い利得帯域幅積fTが得られている。また縦型PNP
トランジスタのhFEはほぼベース領域７で決定さ
れるので、エピタキシヤル層６の比抵抗や厚さが
ばらついてもhFEはあまりばらつかない。尚斯る
構造の縦型PNPトランジスタは、例えば特開昭
59−211270号公報に記載されている。
PNPトランジスタは、活性ベースの一部分をイ
オン注入により形成したベース領域７で形成する
ので、その不純物濃度勾配が内部にドリフト電界
を生じさせてキヤリアの走行速度を増大させ、高
い利得帯域幅積fTが得られている。また縦型PNP
トランジスタのhFEはほぼベース領域７で決定さ
れるので、エピタキシヤル層６の比抵抗や厚さが
ばらついてもhFEはあまりばらつかない。尚斯る
構造の縦型PNPトランジスタは、例えば特開昭
59−211270号公報に記載されている。
そうして第２の島領域１１には通常のバイポー
ラNPNトランジスタが形成され、そのベース領
域１３は縦型PNPトランジスタのエミツタ領域
１２と、NPNトランジスタのエミツタ領域１５
は縦型PNPトランジスタのベースコンタクト領
域１４と同時に拡散形成している。
ラNPNトランジスタが形成され、そのベース領
域１３は縦型PNPトランジスタのエミツタ領域
１２と、NPNトランジスタのエミツタ領域１５
は縦型PNPトランジスタのベースコンタクト領
域１４と同時に拡散形成している。
(ハ) 発明が解決しようとする問題点
しかしながら、従来の製造方法では上下分離領
域３の上拡散層８を形成すると同時に縦型PNP
トランジスタのベース領域７とコレクタ埋込層５
をドライブインしている。そのためNPNトラン
ジスタ、縦型PNPトランジスタ共に更に高速化
を求めてエピタキシヤル層６を薄くしても、縦型
PNPトランジスタのfTとVCE（sat）を所定の値に
するため、上拡散層８を拡散工程には低濃度のベ
ース領域７を十分に深く且つアンチモン（Sb）
とボロン(B)の拡散係数の差で形成するコレクタ埋
込層５を十分にはい上げるだけの処理時間が要求
される。しかも上拡散層８と下拡散層４とでは、
上拡散層８の方が供給される不純物が多い状態、
即ちボロン(B)を多量に含む拡散源膜を付着したま
まの状態で拡散するため、どうしても上拡散層８
の方が下拡散層４より深く形成されてしまう。
域３の上拡散層８を形成すると同時に縦型PNP
トランジスタのベース領域７とコレクタ埋込層５
をドライブインしている。そのためNPNトラン
ジスタ、縦型PNPトランジスタ共に更に高速化
を求めてエピタキシヤル層６を薄くしても、縦型
PNPトランジスタのfTとVCE（sat）を所定の値に
するため、上拡散層８を拡散工程には低濃度のベ
ース領域７を十分に深く且つアンチモン（Sb）
とボロン(B)の拡散係数の差で形成するコレクタ埋
込層５を十分にはい上げるだけの処理時間が要求
される。しかも上拡散層８と下拡散層４とでは、
上拡散層８の方が供給される不純物が多い状態、
即ちボロン(B)を多量に含む拡散源膜を付着したま
まの状態で拡散するため、どうしても上拡散層８
の方が下拡散層４より深く形成されてしまう。
従つてエピタキシヤル層６を薄くしても上拡散
層８はかなり深く形成しなければならず、横方向
拡散が大で集積度を向上できない欠点があつた。
層８はかなり深く形成しなければならず、横方向
拡散が大で集積度を向上できない欠点があつた。
(ニ) 問題点を解決するための手段
本発明は斯上したこれらの欠点に鑑みてなさ
れ、上下分離領域３の下拡散層４とコレクタ埋込
層５とをエピタキシヤル層６の厚みの半分以上深
くはい上げて拡散し、同時にベース領域７をコレ
クタ埋込層５に到達するか又は略到達するように
形成した後、上下分離領域３の上拡散層８とコレ
クタ導出領域９をそれぞれ下拡散層４とコレクタ
埋込層５に到達するように拡酸することにより、
集積度を大幅に向上した、バイポーラNPNトラ
ンジスタと縦型PNPトランジスタを共存させた
半導体集積回路の製造方法を提供するものであ
る。
れ、上下分離領域３の下拡散層４とコレクタ埋込
層５とをエピタキシヤル層６の厚みの半分以上深
くはい上げて拡散し、同時にベース領域７をコレ
クタ埋込層５に到達するか又は略到達するように
形成した後、上下分離領域３の上拡散層８とコレ
クタ導出領域９をそれぞれ下拡散層４とコレクタ
埋込層５に到達するように拡酸することにより、
集積度を大幅に向上した、バイポーラNPNトラ
ンジスタと縦型PNPトランジスタを共存させた
半導体集積回路の製造方法を提供するものであ
る。
(ホ) 作用
本発明によれば、あらかじめ下拡散層４、コレ
クタ埋込層５及びベース領域７を十分に深くドラ
イブインしてから上拡散層８を形成するので、上
拡散層８を浅くでき、その横方向拡散を抑制でき
る。よつて縦型PNPトランジスタの特性を劣化
させないで集積度を大幅に向上できる。
クタ埋込層５及びベース領域７を十分に深くドラ
イブインしてから上拡散層８を形成するので、上
拡散層８を浅くでき、その横方向拡散を抑制でき
る。よつて縦型PNPトランジスタの特性を劣化
させないで集積度を大幅に向上できる。
(ヘ) 実施例
以下、本発明の半導体集積回路の製造方法を第
１図イ乃至ヘを用いて詳細に説明する。
１図イ乃至ヘを用いて詳細に説明する。
先ず第１図イに示す如く、半導体基板１として
Ｐ型のシリコン基板を用い、基板１上に選択的に
アンチモン（Sb）をデポジツトして複数個の埋
込層２を形成し、埋込層２を囲む基板１表面及び
所定の埋込層２上にはボロン(B)をデポジツトして
上下分離領域３の下拡散層４及び縦型PNPトラ
ンジスタのコレクタ埋込層５を形成する。
Ｐ型のシリコン基板を用い、基板１上に選択的に
アンチモン（Sb）をデポジツトして複数個の埋
込層２を形成し、埋込層２を囲む基板１表面及び
所定の埋込層２上にはボロン(B)をデポジツトして
上下分離領域３の下拡散層４及び縦型PNPトラ
ンジスタのコレクタ埋込層５を形成する。
次に第１図ロに示す如く、基板１全面に周知の
気相成長法によりＮ型のエピタキシヤル層６を約
7μｍ厚に形成する。
気相成長法によりＮ型のエピタキシヤル層６を約
7μｍ厚に形成する。
次に第１図ハに示す如く、エピタキシヤル層６
表面のコレクタ埋込層５に対応する領域にリン(P)
をイオン注入し、縦型PNPトランジスタのベー
ス領域７を付着する。このイオン注入はドーズ量
1012〜1013cm-2、加速電圧80〜100KeVで行う。
表面のコレクタ埋込層５に対応する領域にリン(P)
をイオン注入し、縦型PNPトランジスタのベー
ス領域７を付着する。このイオン注入はドーズ量
1012〜1013cm-2、加速電圧80〜100KeVで行う。
次に第１図ニに示す如く、基板１全体に約1200
℃、２時間の熱処理を加えることにより上下分離
領域３の下拡散層４と縦型PNPトランジスタの
コレクタ埋込層５とをエピタキシヤル層６の厚み
の半分以上はい上げて拡散し、同時に縦型PNP
トランジスタのベース領域７をドライブインす
る。具体的には、下拡散層４とコレクタ埋込層５
は約5μｍはい上げて拡散し、ベース領域７は約
3μｍの深さに形成する。従つてベース領域７は
コレクタ埋込層５に完全に到達する。尚ベース領
域７の不純物濃度をやや低くしてコレクタ埋込層
５に完全に到達しない構造としても何ら問題無
い。
℃、２時間の熱処理を加えることにより上下分離
領域３の下拡散層４と縦型PNPトランジスタの
コレクタ埋込層５とをエピタキシヤル層６の厚み
の半分以上はい上げて拡散し、同時に縦型PNP
トランジスタのベース領域７をドライブインす
る。具体的には、下拡散層４とコレクタ埋込層５
は約5μｍはい上げて拡散し、ベース領域７は約
3μｍの深さに形成する。従つてベース領域７は
コレクタ埋込層５に完全に到達する。尚ベース領
域７の不純物濃度をやや低くしてコレクタ埋込層
５に完全に到達しない構造としても何ら問題無
い。
次に第１図ホに示す如く、エピタキシヤル層６
表面より上下分離領域３の上拡散層８と縦型
PNPトランジスタのコレクタ導出領域９を同時
に選択拡散し、上下分離領域３をエピタキシヤル
層６の厚みの半分より浅い位置で連結して第１、
第２の島領域１０，１１を形成する。
表面より上下分離領域３の上拡散層８と縦型
PNPトランジスタのコレクタ導出領域９を同時
に選択拡散し、上下分離領域３をエピタキシヤル
層６の厚みの半分より浅い位置で連結して第１、
第２の島領域１０，１１を形成する。
本工程は本発明の特徴とする工程で、あらかじ
めコレクタ埋込層５と下拡散層４をエピタキシヤ
ル層６の厚みの半分以上深くはい上げて拡散し、
同時にベース領域７を十分に深く拡散した後に上
拡散層８とコレクタ導出領域９９を形成している
ので、上拡散層８とコレクタ導出領域９はベース
領域７に制限されずに約3μｍと浅くでき、その
拡散時間を約１時間と短くできる。このため上拡
散層８とコレクタ導出領域９の横方向拡散を約
3μｍに抑えることができ、それらの表面占有面
積を大幅に縮小できる。具体的には、拡散窓の幅
が4μｍであれば上拡散層８とコレクタ導出領域
９の幅は約10μｍに形成される。尚下拡散層４は
上拡散層８より深く形成した分だけ幅広になり、
約14μｍとに形成される。
めコレクタ埋込層５と下拡散層４をエピタキシヤ
ル層６の厚みの半分以上深くはい上げて拡散し、
同時にベース領域７を十分に深く拡散した後に上
拡散層８とコレクタ導出領域９９を形成している
ので、上拡散層８とコレクタ導出領域９はベース
領域７に制限されずに約3μｍと浅くでき、その
拡散時間を約１時間と短くできる。このため上拡
散層８とコレクタ導出領域９の横方向拡散を約
3μｍに抑えることができ、それらの表面占有面
積を大幅に縮小できる。具体的には、拡散窓の幅
が4μｍであれば上拡散層８とコレクタ導出領域
９の幅は約10μｍに形成される。尚下拡散層４は
上拡散層８より深く形成した分だけ幅広になり、
約14μｍとに形成される。
次に第１図ヘに示す如く、エピタキシヤル層６
表面よりボロン(B)を選択拡散し、第１の島領域１
０には縦型PNPトランジスタのエミツタ領域１
２を、第２の島領域１１には通常のNPNトラン
ジスタのベース領域１３を約2μｍの深さに夫々
形成し、続いてリン(P)を選択拡散して第１の島領
域１０には縦型PNPトランジスタのベースコン
タクト領域１４を、第２の島領域１１にはNPN
トランジスタのエミツタ領域１５及びコレクタコ
ンタクト領域１６を約1.5μｍの深さに夫々形成す
る。尚縦型PNPトランジスタのエミツタ領域１
２はエピタキシヤル層６より高い不純物濃度を有
するベース領域７表面に形成するので、NPNト
ランジスタのベース領域１３よりは多少浅く形成
される。
表面よりボロン(B)を選択拡散し、第１の島領域１
０には縦型PNPトランジスタのエミツタ領域１
２を、第２の島領域１１には通常のNPNトラン
ジスタのベース領域１３を約2μｍの深さに夫々
形成し、続いてリン(P)を選択拡散して第１の島領
域１０には縦型PNPトランジスタのベースコン
タクト領域１４を、第２の島領域１１にはNPN
トランジスタのエミツタ領域１５及びコレクタコ
ンタクト領域１６を約1.5μｍの深さに夫々形成す
る。尚縦型PNPトランジスタのエミツタ領域１
２はエピタキシヤル層６より高い不純物濃度を有
するベース領域７表面に形成するので、NPNト
ランジスタのベース領域１３よりは多少浅く形成
される。
この様にして形成した半導体集積回路では、上
拡散層８を浅くできるので、その横方向拡散を抑
え、表面占有面積を大幅に縮小できる。この時下
拡散層４は上拡散層８より幅広に形成するもの
の、その周端部は横方向拡散によつて湾曲し、基
板１表面から上方向に向つて徐々に幅狭になるの
で基板１表面で約14μｍの幅があつても下拡散層
４最上部では拡散窓の線幅である約4μｍになる。
従つて幅広に形成した下拡散層４はエピタキシヤ
ル層６表面における集積度の向上を防げず、上下
分離領域３の表面占有面積は上拡散層８のみで決
定できるので集積度を大幅に向上できる。
拡散層８を浅くできるので、その横方向拡散を抑
え、表面占有面積を大幅に縮小できる。この時下
拡散層４は上拡散層８より幅広に形成するもの
の、その周端部は横方向拡散によつて湾曲し、基
板１表面から上方向に向つて徐々に幅狭になるの
で基板１表面で約14μｍの幅があつても下拡散層
４最上部では拡散窓の線幅である約4μｍになる。
従つて幅広に形成した下拡散層４はエピタキシヤ
ル層６表面における集積度の向上を防げず、上下
分離領域３の表面占有面積は上拡散層８のみで決
定できるので集積度を大幅に向上できる。
さらに第１の島領域１０に形成した縦型PNP
トランジスタでは、コレクタ埋込層５とベース領
域７を下拡散層４と同時にドライブインするので
十分に深く形成でき、VCE（sat）、fT、hFEのばら
つき共に必要且つ十分な特性が得られる。またコ
レクタ導出領域９は上拡散層８と同時に形成する
ので、表面占有面積が大幅に縮小し、縦型PNP
トランジスタのパターンサイズを縮小して集積度
の向上に寄与する。
トランジスタでは、コレクタ埋込層５とベース領
域７を下拡散層４と同時にドライブインするので
十分に深く形成でき、VCE（sat）、fT、hFEのばら
つき共に必要且つ十分な特性が得られる。またコ
レクタ導出領域９は上拡散層８と同時に形成する
ので、表面占有面積が大幅に縮小し、縦型PNP
トランジスタのパターンサイズを縮小して集積度
の向上に寄与する。
そして第２の島領域１１には、縦型PNPトラ
ンジスタのエミツタ領域１２と同時に形成したベ
ース領域１３と、縦型PNPトランジスタのベー
スコンタクト領域１４と同時に形成したエミツタ
領域１５とコレクタコンタクト領域１６とで構成
するバイポーラNPNトランジスタが、縦型PNP
トランジスタと一体化共存されている。
ンジスタのエミツタ領域１２と同時に形成したベ
ース領域１３と、縦型PNPトランジスタのベー
スコンタクト領域１４と同時に形成したエミツタ
領域１５とコレクタコンタクト領域１６とで構成
するバイポーラNPNトランジスタが、縦型PNP
トランジスタと一体化共存されている。
(ト) 発明の効果
以上説明した如く本発明によれば、あらかじめ
下拡散層４をエタピキシヤル層６の厚みの半分以
上はい上げて拡散した後、上拡散層８を形成する
ので、上拡散層８を浅くでき、その横方向拡散を
抑えて集積度を大幅に向上できるという利点を有
する。さらに本発明によれば、コレクタ埋込層５
とベース領域７を下拡散層４と同時にドライブイ
ンするので、エピタキシヤル層６を薄くしても十
分に深く形成でき、特性良好な縦型PNPトラン
ジスタとバイポーラトランジスタとを一体化共存
できるという利点を有する。
下拡散層４をエタピキシヤル層６の厚みの半分以
上はい上げて拡散した後、上拡散層８を形成する
ので、上拡散層８を浅くでき、その横方向拡散を
抑えて集積度を大幅に向上できるという利点を有
する。さらに本発明によれば、コレクタ埋込層５
とベース領域７を下拡散層４と同時にドライブイ
ンするので、エピタキシヤル層６を薄くしても十
分に深く形成でき、特性良好な縦型PNPトラン
ジスタとバイポーラトランジスタとを一体化共存
できるという利点を有する。
また本発明によれば、上拡散層８の拡散時間が
短いので熱拡散によるエピタキシヤル層６表面の
結晶欠陥が少く、さらに下拡散層４を上拡散層８
より幅広に形成するので多少のマスクずれがあつ
ても完全な接合分離が得られるという利点を有す
る。
短いので熱拡散によるエピタキシヤル層６表面の
結晶欠陥が少く、さらに下拡散層４を上拡散層８
より幅広に形成するので多少のマスクずれがあつ
ても完全な接合分離が得られるという利点を有す
る。
第１図イ乃至第１図ヘは本発明による製造方法
を説明するための断面図、第２図イ乃至第２図ホ
は従来の製造方法を説明するための断面図であ
る。 １は半導体基板、２は埋込層、４は上下分離領
域３の下拡散層、５はコレクタ埋込層、６はエピ
タキシヤル層、７は縦型PNPトランジスタのベ
ース領域、８は上下分離領域３の上拡散層であ
る。
を説明するための断面図、第２図イ乃至第２図ホ
は従来の製造方法を説明するための断面図であ
る。 １は半導体基板、２は埋込層、４は上下分離領
域３の下拡散層、５はコレクタ埋込層、６はエピ
タキシヤル層、７は縦型PNPトランジスタのベ
ース領域、８は上下分離領域３の上拡散層であ
る。
Claims (1)
- 【特許請求の範囲】 １ 一導電型半導体基板表面に複数個の埋込層を
形成する逆導電型の不純物を付着し、該埋込層を
囲む前記基板表面には上下分離領域を下拡散層
を、所定の前記埋込層上には縦型PNPトランジ
スタのコレクタ埋込層を夫々形成する一導電型の
不純物を付着する工程、 前記基板全面にエピタキシヤル成長法により逆
導電型のエピタキシヤル層を形成し、該エピタキ
シヤル成長工程の間中、前記基板表面に付着した
各不純物を上方向に再拡散させる工程、 前記エピタキシヤル層表面の前記コレクタ埋込
層に対応する領域に比較的低不純物濃度の前記縦
型PNPトランジスタのベース領域を形成する逆
導電型の不純物をイオン注入する工程、 前記基板全体を加熱処理して前記下拡散層と前
記コレクタ埋込層を形成する不純物を前記エピタ
キシヤル層の厚みの半分より上となるような位置
に達するまで、同時に前記縦型PNPトランジス
タのベース領域を形成する不純物を前記下拡散層
の頂部より下となるような位置まで引き伸ばし拡
散を行う工程、 前記エピタキシヤル層表面より前記上下分離領
域の上拡散層と前記縦型PNPトランジスタのコ
レクタ導出領域を形成し、NPNトランジスタの
ベースより深くなるような位置で前記上下分離領
域を連結して第１の島領域と第２の島領域を形成
する工程、 前記エピタキシヤル層表面より一導電型の不純
物を選択拡散し、前記第１の島領域の前記ベース
領域表面には前記縦型PNPトランジスタのエミ
ツタ領域を、前記第２の島領域にはNPNトラン
ジスタのベース領域を夫々形成し、続いて逆導電
型の不純物を選択拡散して前記第１の島領域には
前記縦型PNPトランジスタのベースコンタクト
領域を、前記第２の島領域には前記NPNトラン
ジスタのエミツタ領域を夫々形成する工程とを具
備することを特徴とする半導体集積回路の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060015A JPS62216356A (ja) | 1986-03-18 | 1986-03-18 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060015A JPS62216356A (ja) | 1986-03-18 | 1986-03-18 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62216356A JPS62216356A (ja) | 1987-09-22 |
| JPH0577294B2 true JPH0577294B2 (ja) | 1993-10-26 |
Family
ID=13129814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61060015A Granted JPS62216356A (ja) | 1986-03-18 | 1986-03-18 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62216356A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5108739A (en) * | 1986-08-25 | 1992-04-28 | Titan Kogyo Kabushiki Kaisha | White colored deodorizer and process for producing the same |
| EP0347550A3 (en) * | 1988-06-21 | 1991-08-28 | Texas Instruments Incorporated | Process for fabricating isolated vertical and super beta bipolar transistors |
| JP2001308106A (ja) | 2000-04-27 | 2001-11-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350686A (en) * | 1976-10-19 | 1978-05-09 | Mitsubishi Electric Corp | Production of semiconductor integrated circuit |
| JPS59979B2 (ja) * | 1976-12-29 | 1984-01-10 | 富士通株式会社 | 半導体集積回路 |
-
1986
- 1986-03-18 JP JP61060015A patent/JPS62216356A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62216356A (ja) | 1987-09-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |