JPH057739B2 - - Google Patents
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- Publication number
- JPH057739B2 JPH057739B2 JP59201671A JP20167184A JPH057739B2 JP H057739 B2 JPH057739 B2 JP H057739B2 JP 59201671 A JP59201671 A JP 59201671A JP 20167184 A JP20167184 A JP 20167184A JP H057739 B2 JPH057739 B2 JP H057739B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- access
- main memory
- exception
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Storage Device Security (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、主記憶を通常のプログラムからはア
クセスできないハードウエア用エリアと通常のプ
ログラムを格納するソフトウエア用エリアに分割
し、ハードウエア用エリアをシステム内のハード
ウエア情報の交換に使用するように構成されたデ
ータ処理システムに関し、詳しくは、仮想記憶方
式をとるデータ処理システムにおいて、一般の命
令がハードウエア用エリアをアクセスするのを禁
止するための構成法に関する。
クセスできないハードウエア用エリアと通常のプ
ログラムを格納するソフトウエア用エリアに分割
し、ハードウエア用エリアをシステム内のハード
ウエア情報の交換に使用するように構成されたデ
ータ処理システムに関し、詳しくは、仮想記憶方
式をとるデータ処理システムにおいて、一般の命
令がハードウエア用エリアをアクセスするのを禁
止するための構成法に関する。
近年、主記憶（MS）上に、通常のプログラム
を格納すソフトウエア用エリア（SA）の他に、
通常のプログラムからはアクセスできないハード
ウエア用エリア（HA）を割当て、ハードウエア
のみがHAを使用できるようにしたシステムが実
現されている（特開昭56−21237号、特開昭56−
124952号）。第４図はこのようなシステムのMS
を示したもので、MS１はソフトウエア用エリア
（SA）２とハードウエア用エリア（HA）３とに
分割され、SA２には通常のプログラムが、HA
３にはシステムのハードウエアが使用する情報
（ハードウエア情報）が格納される。なお、４は
SA２とHA３とを区分する境界アドレスである。
を格納すソフトウエア用エリア（SA）の他に、
通常のプログラムからはアクセスできないハード
ウエア用エリア（HA）を割当て、ハードウエア
のみがHAを使用できるようにしたシステムが実
現されている（特開昭56−21237号、特開昭56−
124952号）。第４図はこのようなシステムのMS
を示したもので、MS１はソフトウエア用エリア
（SA）２とハードウエア用エリア（HA）３とに
分割され、SA２には通常のプログラムが、HA
３にはシステムのハードウエアが使用する情報
（ハードウエア情報）が格納される。なお、４は
SA２とHA３とを区分する境界アドレスである。
このようなシステムを実現しようとする場合、
通常のプログラムがHAをアクセスするのを禁止
する仕組みが必要となるが、従来は第５図に示す
構成により実現していた。第５図において、MS
に対するアクセス要求があると、そのMSアクセ
スアドレスはレジスタ１０にセツトされる。一
方、MS上のSAとHAを区分する境界アドレスは
あらかじめレジスタ１１に設定されている。な
お、第４図に示すように、境界アドレスより下位
アドレスエリアがSA、上位アドレスエリアが
HAとする。比較器１２はレジスタ１０とレジス
タ１１の内容を比較し、MSアクセスアドレス
境界アドレス場合は“０”、MSアクセス＞境界
アドレスの場合は“１”を出力する。信号線１３
は当該主記憶参照がHAアクセスを許可されてい
る場合“１”となり、それ以外は“０”となる制
御線である。信号線１３が“０”の場合、反転回
路１５の出力は“１”であり、この時、比較器１
２の出力が“１”であると、アンド回路１６のア
ンド条件が成立し、オア回路１７の出力が“１”
となる。これはHAアクセスを許可されていない
主記憶参照によつてHAアクセスされたことを意
味する。即ち、アドレス指定例外が成立し、該
MSアクセスは禁止される。信号線１４は他のア
ドレス指令例外条件が成立したとき“１”となる
制御線である。
通常のプログラムがHAをアクセスするのを禁止
する仕組みが必要となるが、従来は第５図に示す
構成により実現していた。第５図において、MS
に対するアクセス要求があると、そのMSアクセ
スアドレスはレジスタ１０にセツトされる。一
方、MS上のSAとHAを区分する境界アドレスは
あらかじめレジスタ１１に設定されている。な
お、第４図に示すように、境界アドレスより下位
アドレスエリアがSA、上位アドレスエリアが
HAとする。比較器１２はレジスタ１０とレジス
タ１１の内容を比較し、MSアクセスアドレス
境界アドレス場合は“０”、MSアクセス＞境界
アドレスの場合は“１”を出力する。信号線１３
は当該主記憶参照がHAアクセスを許可されてい
る場合“１”となり、それ以外は“０”となる制
御線である。信号線１３が“０”の場合、反転回
路１５の出力は“１”であり、この時、比較器１
２の出力が“１”であると、アンド回路１６のア
ンド条件が成立し、オア回路１７の出力が“１”
となる。これはHAアクセスを許可されていない
主記憶参照によつてHAアクセスされたことを意
味する。即ち、アドレス指定例外が成立し、該
MSアクセスは禁止される。信号線１４は他のア
ドレス指令例外条件が成立したとき“１”となる
制御線である。
ところで、従来は第５図に示す構成のアクセス
例外検出手段を中央処理装置（CPU）側と記憶
制御装置（SC）側の両方に設けていた。これは、
一般にSCにはCPUの他に入力処理装置（IOP）
も接続されており、該IOPからのHAアクセスも
チエツクする必要上、SC内にアクセス例外検出
手段を設ける必要があり、一方、CPUはSCのア
クセス例外検出手段を用いることアクセス例外の
検出時期が遅れ、割込み処理がうまくいかないと
いう事情があり、CPU内にもアクセス例外検出
手段をもつ必要があることによる。
例外検出手段を中央処理装置（CPU）側と記憶
制御装置（SC）側の両方に設けていた。これは、
一般にSCにはCPUの他に入力処理装置（IOP）
も接続されており、該IOPからのHAアクセスも
チエツクする必要上、SC内にアクセス例外検出
手段を設ける必要があり、一方、CPUはSCのア
クセス例外検出手段を用いることアクセス例外の
検出時期が遅れ、割込み処理がうまくいかないと
いう事情があり、CPU内にもアクセス例外検出
手段をもつ必要があることによる。
しかしながら、HAを複数個分散してMS上に
配置する場合は、一つのHAについて２つの境界
レジスタ（HA開始アドレスとHA終了アドレス
用）と２つの比較器（HA開始アドレスとHA終
了アドレスとの比較用）が必要になり、これが
HAの数だけ必要でハードウエア量が非常に増加
するという問題が生じる。
配置する場合は、一つのHAについて２つの境界
レジスタ（HA開始アドレスとHA終了アドレス
用）と２つの比較器（HA開始アドレスとHA終
了アドレスとの比較用）が必要になり、これが
HAの数だけ必要でハードウエア量が非常に増加
するという問題が生じる。
本発明の目的は、MSをSAとHAに分割し、
HAをシステム内のハードウエア情報の交換に使
用する仮想記憶方式のデータ処理システムにおい
てCPU内の上記アクセス例外検出手段を除去し
て、ハードウエア量の軽減を図ることにある。
HAをシステム内のハードウエア情報の交換に使
用する仮想記憶方式のデータ処理システムにおい
てCPU内の上記アクセス例外検出手段を除去し
て、ハードウエア量の軽減を図ることにある。
仮想記憶方式のデータ処理システムでは、論理
アドレスから実アドレスへの変換を高速に実現す
るため、使用頻度の高い論理アドレスと実アドレ
スの対を格納したアドレス変換バツフア（TLB）
を具備している。本発明はこの点に着目し、
TLBの各エントリ対応に当該エントリ内の実ア
ドレスがHAを指しているか否かを示すフラグを
設け、TLBを参照した時、該フラグと該主記憶
参照の種類との比較結果により、当該論理アドレ
スがTLBに登録されている場合でも強制的に
TLB未登録と判定して、通常のアドレス変換動
作を行い、SC内のアクセス例外検出手段により
HAへのアクセスを許可するか否かを判定するこ
とにより、CPU内のアクセス例外検出手段を除
去するものである。
アドレスから実アドレスへの変換を高速に実現す
るため、使用頻度の高い論理アドレスと実アドレ
スの対を格納したアドレス変換バツフア（TLB）
を具備している。本発明はこの点に着目し、
TLBの各エントリ対応に当該エントリ内の実ア
ドレスがHAを指しているか否かを示すフラグを
設け、TLBを参照した時、該フラグと該主記憶
参照の種類との比較結果により、当該論理アドレ
スがTLBに登録されている場合でも強制的に
TLB未登録と判定して、通常のアドレス変換動
作を行い、SC内のアクセス例外検出手段により
HAへのアクセスを許可するか否かを判定するこ
とにより、CPU内のアクセス例外検出手段を除
去するものである。
第１図は本発明の一実施例のブロツク図であ
る。第１図において、２０はTLBであり、ここ
では512個のエントリからなるとしている。該
TLB２０の各エントリには、論理アドレスLAと
実アドレスRAの他に、該当エントリ内の実アド
レスがHAを指しているか否かを示すフラグ（Ｆ
ビツト）が含まれている。Ｆビツトは、該当エン
トリ内の実アドレスがHAの場合は“１”、SAの
場合は“０”である。
る。第１図において、２０はTLBであり、ここ
では512個のエントリからなるとしている。該
TLB２０の各エントリには、論理アドレスLAと
実アドレスRAの他に、該当エントリ内の実アド
レスがHAを指しているか否かを示すフラグ（Ｆ
ビツト）が含まれている。Ｆビツトは、該当エン
トリ内の実アドレスがHAの場合は“１”、SAの
場合は“０”である。
MSアクセス要求元から発せられる論理アドレ
スは論理アドレスレジスタ２１にセツトされる。
この論理アドレスレジスタ２１の上位ビツトの所
定に論理操作（ハツシング）を行つてTLB２０
をアクセスし、１つのエントリを読み出す。比較
器２２はTLB２０から読み出された論理アドレ
スLAと論理アドレスレジスタ２１の上位アドレ
スを比較し、両者が一致している場合、“１”を
出力する。即ち、これは論理アドレスレジスタ２
１にセツトされた論理アドレスに対応する実アド
レスRAがTLB２０に存在することを示す。これ
を“In TLB”という。一方、不一致の場合、比
較器２２は“０”を出力するが、これは当該論理
アドレスに対応する実アドレスがTLB２０に存
在しないことを示す。これを“Not inTLB”と
いう。
スは論理アドレスレジスタ２１にセツトされる。
この論理アドレスレジスタ２１の上位ビツトの所
定に論理操作（ハツシング）を行つてTLB２０
をアクセスし、１つのエントリを読み出す。比較
器２２はTLB２０から読み出された論理アドレ
スLAと論理アドレスレジスタ２１の上位アドレ
スを比較し、両者が一致している場合、“１”を
出力する。即ち、これは論理アドレスレジスタ２
１にセツトされた論理アドレスに対応する実アド
レスRAがTLB２０に存在することを示す。これ
を“In TLB”という。一方、不一致の場合、比
較器２２は“０”を出力するが、これは当該論理
アドレスに対応する実アドレスがTLB２０に存
在しないことを示す。これを“Not inTLB”と
いう。
上記比較器２２の出力は、TLB２０の当該エ
ントリから同時に読み出されたＦビツトと共にア
クセス制御回路２３に与えられる。このアクセス
制御回路２３には、さらに信号線１３によりHA
アクセス・ビツトも与えられる。第２図はアクセ
ス制御回路２３の動作を表にまとめたものであ
る。第２図より、In TLBすなわち比較器出力が
“１”の条件下で、HAアクセス・ビツトが
“０”、TLB２０の該当エントリのＦビツトが
“１”の場合、強制的にNot in TLBとするため
に、アクセス制御回路２３は“０”を出力する。
アクセス制御回路２３の出力が“０”の場合、ア
ンド回路２４は不動作となり、TLB２０の該当
エントリから読出された実アドレスRAのMSへ
の転送は禁止される。アクセス制御回路２３の出
力が“１”の場合は、TLB２０の該当エントリ
から読み出された実アドレスRAはアンドレス回
路２４を通り、論理アドレスレジスタ２１の下位
アドレスと合併されてMSへ転送される。
ントリから同時に読み出されたＦビツトと共にア
クセス制御回路２３に与えられる。このアクセス
制御回路２３には、さらに信号線１３によりHA
アクセス・ビツトも与えられる。第２図はアクセ
ス制御回路２３の動作を表にまとめたものであ
る。第２図より、In TLBすなわち比較器出力が
“１”の条件下で、HAアクセス・ビツトが
“０”、TLB２０の該当エントリのＦビツトが
“１”の場合、強制的にNot in TLBとするため
に、アクセス制御回路２３は“０”を出力する。
アクセス制御回路２３の出力が“０”の場合、ア
ンド回路２４は不動作となり、TLB２０の該当
エントリから読出された実アドレスRAのMSへ
の転送は禁止される。アクセス制御回路２３の出
力が“１”の場合は、TLB２０の該当エントリ
から読み出された実アドレスRAはアンドレス回
路２４を通り、論理アドレスレジスタ２１の下位
アドレスと合併されてMSへ転送される。
なお、“Not in TLBの時は、アドレス変換動
作が開始され、論理アドレスと実アドレスの対が
TLB２０に新しく登録される。このアドレス変
動動作は周知であるので、これ以上の説明は省略
するが、この時、記憶制御装置SCは第５図で説
明したアクセス例外検出手段を有しており、アド
レス変換動作中に、求まつた実アドレスがHAを
指しているかどうかチエツクする。HAアクセス
に関するアドレス指定例外が検出されなかつた場
合、このチエツク結果は第５図の比較器１２の出
力として反映されるため、該比較器１２の出力を
信号線２５を介して入手し、Ｆビツトとして
TLB２０の該当エントリに登録する。
作が開始され、論理アドレスと実アドレスの対が
TLB２０に新しく登録される。このアドレス変
動動作は周知であるので、これ以上の説明は省略
するが、この時、記憶制御装置SCは第５図で説
明したアクセス例外検出手段を有しており、アド
レス変換動作中に、求まつた実アドレスがHAを
指しているかどうかチエツクする。HAアクセス
に関するアドレス指定例外が検出されなかつた場
合、このチエツク結果は第５図の比較器１２の出
力として反映されるため、該比較器１２の出力を
信号線２５を介して入手し、Ｆビツトとして
TLB２０の該当エントリに登録する。
以上の説明では、HAアクセスを許可されてい
ない主記憶参照がHAをアクセスしようとした場
合にアドレス指定例外とするとしたが、ハードウ
エアの構成によつては、HAアクセスを許可され
た主記憶参照がSAをアクセスしようとした場合
も異常ケースとして検出することも考えられる。
アクセス制御回路２３の動作を第３図の様にすれ
ば、アドレス指定例外の報告信号線をそのような
場合にも共用することができる。
ない主記憶参照がHAをアクセスしようとした場
合にアドレス指定例外とするとしたが、ハードウ
エアの構成によつては、HAアクセスを許可され
た主記憶参照がSAをアクセスしようとした場合
も異常ケースとして検出することも考えられる。
アクセス制御回路２３の動作を第３図の様にすれ
ば、アドレス指定例外の報告信号線をそのような
場合にも共用することができる。
又、HAアクセス・ビツトは、モード信号とし
て与えられる場合もありうる。
て与えられる場合もありうる。
以上の説明から明らかな如く、本発明によれ
ば、CPU内にHAアクセスのアドレス指定例外検
出機構を持つ必要がないので、ハードウエア量を
軽減でき、特にHAを複数個分散してMS上に配
置する場合や１つのSCに多数のCPUを接続する
場合、その効果は増大する。また、TLBは一般
に高速に読み出すように構成されているので、
HAアクセスのアドレス指定例外が起らない場合
は高速に主記憶参照を実行することができる。な
お、Not in TLBの時は、SC内のアクセス例外
検出手段を用いる必要があるため、アクセス例外
検出時期が遅れるが、その確率はIn TLBに比べ
て少なく、システムに与える影響は極くわずかで
ある。
ば、CPU内にHAアクセスのアドレス指定例外検
出機構を持つ必要がないので、ハードウエア量を
軽減でき、特にHAを複数個分散してMS上に配
置する場合や１つのSCに多数のCPUを接続する
場合、その効果は増大する。また、TLBは一般
に高速に読み出すように構成されているので、
HAアクセスのアドレス指定例外が起らない場合
は高速に主記憶参照を実行することができる。な
お、Not in TLBの時は、SC内のアクセス例外
検出手段を用いる必要があるため、アクセス例外
検出時期が遅れるが、その確率はIn TLBに比べ
て少なく、システムに与える影響は極くわずかで
ある。
第１図は本発明の一実施例を示すブロツク図、
第２図及び第３図は第１図中のアクセス制御回路
の動作説明図、第４図主記憶をハードウエア用エ
リア（HA）とソフトウエア用エリア（SA）に
分割する説明図、第５図は従来のHAのアクセス
のアドレス指定例外検出手段を示すブロツク図で
ある。 １……主記憶、２……ソフトウエア用エリア、
３……ハードウエア用エリア、２０……アドレス
変換バツフア、LA……論理アドレス、RA……
実アドレス、Ｆ……フラグ。
第２図及び第３図は第１図中のアクセス制御回路
の動作説明図、第４図主記憶をハードウエア用エ
リア（HA）とソフトウエア用エリア（SA）に
分割する説明図、第５図は従来のHAのアクセス
のアドレス指定例外検出手段を示すブロツク図で
ある。 １……主記憶、２……ソフトウエア用エリア、
３……ハードウエア用エリア、２０……アドレス
変換バツフア、LA……論理アドレス、RA……
実アドレス、Ｆ……フラグ。
Claims (1)
- 【特許請求の範囲】 １ 通常のプログラムからはアクセスできないハ
ードウエア用エリアと通常のプログラムを格納す
るソフトウエア用エリアに分割して使用される主
記憶と、中央処理装置と、入出力処理装置と、中
央処理装置または入出力処理装置からのハードウ
エア用エリアへのアクセスが許可されたものであ
るか否かを判定して他のアドレス例外検出とオア
してアクセス例外を発生するアクセス例外検出手
段を含む記憶制御装置とを有し、仮想記憶方式を
とるデータ処理システムにおいて、 以前に使われた主記憶アドレスを登録するアド
レス登録手段として論理アドレスと実アドレスの
対が登録されているアドレス変換バツフアを具備
し、且つ、該アドレス変換バツフアの各エントリ
対応に、その主記憶アドレスがハードウエア用エ
リアを指しているか否かを示すフラグを設け、前
記アドレス変換バツフアを参照した時、当該エン
トリのフラグと当該主記憶参照の種類との比較結
果により、該アドレス変換バツフア参照結果を強
制的に未登録と判定し、その後の前記記憶制御装
置内のアクセス例外検出手段をして、通常のアド
レス変換動作により求まつた実アドレスが当該主
記憶参照を許可するか否かを判定し、他のアドレ
ス例外検出とオアしてアクセス例外を発生させる
ことを特徴とするデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59201671A JPS6180437A (ja) | 1984-09-28 | 1984-09-28 | デ−タ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59201671A JPS6180437A (ja) | 1984-09-28 | 1984-09-28 | デ−タ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6180437A JPS6180437A (ja) | 1986-04-24 |
| JPH057739B2 true JPH057739B2 (ja) | 1993-01-29 |
Family
ID=16444967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59201671A Granted JPS6180437A (ja) | 1984-09-28 | 1984-09-28 | デ−タ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180437A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07133617A (ja) * | 1993-11-10 | 1995-05-23 | Maruei Concrete Kogyo Kk | 丸太を取り付けたｌ形ブロック |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52123834A (en) * | 1976-04-09 | 1977-10-18 | Fujitsu Ltd | Processing of memory and key information |
| JPS58215555A (ja) * | 1982-06-09 | 1983-12-15 | Toshiba Corp | ステンレス鋼におけるクロム欠乏層の検出方法 |
-
1984
- 1984-09-28 JP JP59201671A patent/JPS6180437A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07133617A (ja) * | 1993-11-10 | 1995-05-23 | Maruei Concrete Kogyo Kk | 丸太を取り付けたｌ形ブロック |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6180437A (ja) | 1986-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |