JPH057896B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、制御ゲート信号によつて出力信号の
断続を行なうことの可能な信号遮断回路に関する
ものである。

従来例の構成とその問題点 信号遮断回路は、通常、差動入力信号回路とス
イツチング回路との組合せにより、出力信号を断
続的に得るものであるが、第１図に示す従来の信
号遮断回路ではゲートオフセツトが目立つという
難点がある。詳しく述べると、第１図の回路で、
トランジスタQ₁およびQ₂の各ベースは、抵抗R₁
および同R₂を介して、共通ベースバイアスV₁が
与えられるとともに、一方のトランジスタQ₁の
ベースに対しても、結合コンデンサC₁を介して、
入力信号端子１より入力信号V_ioが与えられる。
トランジスタQ₁は、エミツタが、抵抗R₃を通じ
て、回路電源の一端側（接地点）に接続され、コ
レクタがペアトランジスタQ₃，Q₄の共通エミツ
タ点に接続されている。また、トランジスタQ₂
は、エミツタが、抵抗R₄を通じて、回路電源の
一端側（接地点）に接続され、コレクタがペアト
ランジスタQ₅，Q₆の共通エミツタ点に接続され
ている。そして、前記両ペアトランジスタは交差
的に結合されており、トランジスタQ₃と同Q₅と
の各コレクタを共通接続して回路電源の他端側
（V_CC点）に結合し、トランジスタQ₄と同Q₆との
各コレクタを共通接続して、抵抗R₅を介して、
回路電源の他端側（V_CC点）に結合し、出力信号
（V_put）を抵抗R₅端の出力信号端子２より取り出
す。さらに、前記両ペアトランジスタの各ベース
は、トランジスタQ₃と同Q₆が共通接続されて、
ベースバイアスV₂に結合され、トランジスタQ₄
と同Q₅が共通接続されて、この共通ベース点の
入力端子３にスイツチング制御信号V₃が与えら
れる。

第２図は回路動作を示す各点のタイミング図で
ある。まず、入力信号V_ioが、結合コンデンサC₁
を通じて、トランジスタQ₁のベースに与えられ
ると、同トランジスタQ₁のベース電位V_B1は、第
２図のように、ベースバイアスV₁を中心に入
力信号V_ioで変動する。トランジスタQ₁のエミツ
タ電圧V_E1は、ベース・エミツタ間電圧V_BE1を考
慮して、 V_E1＝V₁＋V_io−V_BE1 となる。一方トランジスタQ₂のベース電圧V_B2は
ベースバイアスV₁であるから、同トランジスタ
Q₂のエミツタ電圧V_E2は、 V_E2＝V₁−V_BE2 になる。これによつて、トランジスタQ₁，Q₂の
各エミツタ電流I_E1，I_E2は次のようになる。

I_E1＝（V₁＋V_io−V_BE1）／R₃ I_E2＝（V₁−V_BE2）／R₄ 次に、入力端子３に、第２図に示されるよう
なスイツチング制御信号V₃が与えられると、こ
のスイツチング制御信号V₃がベースバイアスV₂
より大きいときには、トランジスタQ₃、同Q₆が
非導通状態で、トランジスタQ₄、同Q₅が導通状
態になつて、出力信号端子２に、トランジスタ
Q₄を流れる電流I_E1によつて、出力電圧V_put V_put＝V_CC−（V₁＋V_io−V_BE1）R₅／R₃ ……１ が得られ、第２図のように、入力信号V_ioが伝
わる。スイツチング制御信号V₃がベースバイア
スV₂より小さいときには、トランジスタQ₃、同
Q₆が導通状態で、トランジスタQ₄、同Q₅が非導
通状態になり、出力信号端子２に、トランジスタ
Q₆を流れる電流I_E2によつて、出力電圧V_put、 V_put＝V_CC−（V₁−V_BE2）R₅／R₄ ……２ が出力され、第２図のように、入力信号V_ioが
遮断された状態になる。

ここで、 V_io＝０，R₃＝αR₄として、スイツチング制御
信号V₃が大と小との時の出力信号端子２の直流
電位を比較すると、１式と２式との差ΔV_putは、 ΔV_put ＝（V₁−V_BE1）R₅／R₃−（V₁−V_BE2）R₅／R₄ ＝（V₁−V_BE1）R₅／αR₄−（V₁−V_BE2）R₅／R₄ ＝R₅／R₄｛（１／α−１）V₁＋（V_BE2−１／αV_BE1）
｝ ……３ となる。αはR₃とR₄の相対比であり、集積回路
の製造上１±0.02のばらつきが考えられる。ま
た、一般的に考えられる回路条件、 V₁＝２（Ｖ）、V_BE＝0.7（Ｖ）、（V_BE1−V_BE2）±２
（ｍＶ）の条件でΔV_putのばらつきを概算すると、
３式の｛｝内の第１項目は±40（ｍＶ）、第２項目
は±14（ｍＶ）となり、抵抗R₃とR₄の相対誤差が
出力信号端子２のオフセツト電圧の要因となり、
増幅器の利得R₅／R₄で増幅されて出力される。
このように、信号遮断回路の切り換え動作によつ
て出力信号端子２に直流電圧のレベル差、いわゆ
るゲートオフセツト電圧が発生するという問題が
あつた。また、第１図の回路構成では、１式から
もわかるように、入力信号端子１の入力信号と出
力信号２の出力信号とでは位相が反転しており、
逆相出力しか得られず、同相出力を得たい場合に
は他の位相反転回路を付加しなければならない。

発明の目的 本発明は、ゲートオフセツト電圧を抑制すると
ともに、同相出力をも得ることのできる信号遮断
回路を提供するものである。

発明の構成 本発明は、要約すると、第１、第２のトランジ
スタQ₇，Q₈のエミツタを共通接続した第１のト
ランジスタ対と、第３、第４のトランジスタQ₉，
Q₁₀のエミツタを共通接続した第２のトランジス
タ対と、前記第１のトランジスタQ₇のエミツタ
がベースに接続された第５のトランジスタQ₁₁
と、前記第５のトランジスタQ₁₁のエミツタが第
１の抵抗R₁₀を介してエミツタに接続され、ベー
スが前記第４のトランジスタQ₁₀のエミツタに接
続された第６のトランジスタQ₁₂とで構成された
差動回路と、前記第５のトランジスタQ₁₁のコレ
クタ電流をミラー反転し、このミラー反転した電
流を前記第６のトランジスタQ₁₂のコレクタに供
給する電流ミラー回路とを有した差動増幅回路
と、前記第６のトランジスタQ₁₂のコレクタと所
定電位点V₅との間に接続された第２の抵抗R₁₁と
を備え、前記第２、第３のトランジスタQ₈，Q₉
のベースにスイツチング制御信号を与え、前記第
１、第４のトランジスタQ₇，Q₁₀のベースに同一
のバイアス電位を与え、前記第１または第４のト
ランジスタのベースに入力信号を与えたことを特
徴とする信号遮断回路であり、この構成により、
入力信号が与えられる時も、入力信号が遮断され
る時も、差動入力の両端に共通電位を与えながら
動作を切り換えられ、ゲートオフセツト電圧がト
ランジスタのベース・エミツタ間電圧の相対ばら
つきと同レベルに抑制することができる。

実施例の説明 第３図は本発明の実施例回路図である。トラン
ジスタQ₇、同Q₈と、トランジスタQ₉、同Q₁₀と
は、それぞれ、各エミッタ、各コレクタが共通接
続された各トランジスタ対であり、これら両トラ
ンジスタ対は各一方のベース同士、すなわち、ト
ランジスタQ₇のベースとトランジスタQ₁₀のベー
スとを共通接続して、これらに抵抗R₁および同
R₂を通じてベースバイアスV₁が与えられるとと
もに、その１つのベース、たとえばトランジスタ
Q₇のベース電極に、結合コンデンサC₁を介して、
端子１より入力信号が与えられる。また、両トラ
ンジスタ対の各他方のベース同士、すなわち、ト
ランジスタQ₈のベースとトランジスタQ₉のベー
スとは互いに共通接続されて、この接続点の端子
３にスイツチング制御信号V₃が与えられる。そ
して、前記両トランジスタ対の共通エミツタ部に
は、それぞれ、抵抗R₆および同R₇が接続されて
いる。さらに、両トランジスタ対の各共通コレク
タ部は、それぞれ、回路電源V_CCの端子４に接続
される。加えて、第３図の回路では、NPNトラ
ンジスタQ₁₁および同Q₁₂と、その能動負荷とし
てのPNPトランジスタQ₁₃および同Q₁₄からなる
電流ミラー回路部と、そのエミツタ部に結合され
たNPNトランジスタQ₁₅および同Q₁₆、ならびに
抵抗R₈および同R₉からなる電流源回路とで構成
される差動増幅回路をそなえており、この差動増
幅回路の両入力部は前記各トランジスタ対の共通
エミツタ部の信号が結合入力され、出力はトラン
ジスタQ₁₂のコレクタ側から、端子２を通じて取
り出される。なお、第３図で、抵抗R₁₀はトラン
ジスタQ₁₁と同Q₁₂との差動対のエミツタ間電位
を吸収するエミツタ抵抗であり、抵抗R₁₁は出力
バイアス用抵抗であり、V₄，V₅は各電流電圧源
（バイアス供給源）である。

第４図は、前記第３図示回路の動作を示すタイ
ミング図であり、以下、このタイミング図を参照
して、実施例図路の動作を詳しくのべる。

まず、入力信号端子１に入力信号V_ioが与えら
れると、トランジスタQ₇のベース電位V_B7は、第
４図に示されるように、ベースバイアスV₁の
レベルを中心に変動する。このとき、端子３を通
じて、第４図に示されるようなスイツチング制
御信号V₃が供給されると、V₃＜V₁の期間に、ト
ランジスタQ₇および同Q₁₀が共に導通状態にな
り、トランジスタQ₈および同Q₉が共に非導通状
態になる。この結果、トランジスタQ₁₁および同
Q₁₂のそれぞれのベース電圧V_B11および同V_B12は、
各ベース電流を無視すると、 V_B11＝V₁＋V_io−V_BE7 V_B12＝V₁−V_BE10 となり、また、各エミツタ電圧V_E11および同V_E12
は、 V_E11＝V₁＋V_io−V_BE7−V_BE11 V_E12＝V₁−V_BE10−V_BE12 となる。ここで、V_BE(N)は各トランジスタ（Ｎ）
のベース・エミツタ間電圧である。今、トランジ
スタQ₁₁、同Q₁₂の各エミツタ電流を、それぞれ、
I_O11，I_O12とし、トランジスタQ₁₁のエミツタから
トランジスタQ₁₂のエミツタへ抵抗R₁₀を通じて
流れる電流をI_R10とすると、トランジスタQ₁₁、
同Q₁₂の各コレクタ電流I_C11，I_C12は、 I_C11＝I_E11＝I_O11＋I_R10 I_C12＝I_E12＝I_O12−I_R10 で表わされる。ここでも、各トランジスタQ₁₁，
Q₁₂の電流増幅率（h_FE）が充分に大で、各ベース
電流が無視できるものとする。トランジスタ
Q₁₃，Q₁₄は電流ミラー結合であるから、両トラ
ンジスタQ₁₃，Q₁₄のコレクタ電流I_C13，I_C14は等
しく、I_C13＝I_C14（つまり、電流比：１）であり、
これは、I_C14＝I_C11でもある。また、抵抗R₁₁を流
れる電流があるとして、これをI_R11とすると、 I_R11＝I_C14−I_C12＝I_C11−I_C12 ＝I_O11−I_O12＋2I_R10 ……４ で表わされる。先に述べたように、抵抗R₁₀を流
れる電流I_R10は、トランジスタQ₁₁のエミツタ電
圧V_E11とトランジスタQ₁₂のエミツタ電圧V_E12と
の差によつて発生するものであるから、 I_R10＝V_E11−V_E12／R₁₀ ＝V_io−V_BE7−V_B11＋V_BE10＋V_BE12／R₁₀ と表わすこともできる。

さて、出力信号端子２に現われる出力電圧V_put
は、 V_put＝V₅＋I_R11・R₁₁ である。したがつて、上記V_putの右辺式中のI_R11
に４式を代入すると、 V_put＝V₅＋R₁₁（I_O11−I_O12）＋２R₁₁／R₁₀ （V_io−V_BE7−V_BE11＋V_BE10＋V_BE12）……５ となる。出力電圧V_putの直流レベルは、５式から
入力信号成分V_ioを零としたものであり、 V_put（D.C）＝V₅＋R₁₁（I_O11−I_O12） ＋２R₁₁／R₁₀（V_BE10＋V_BE12−V_BE7−V_BE11） ……６ で表わされる。つまり、出力信号は６式の直流レ
ベルを中心に入力信号V_ioのR₁₁／R₁₀倍で変動す
るものとなる。

次に、V₃／V₁、つまり、スイツチング制御信
号V₃が入力トランジスタQ₇，Q₁₀のベースバイア
ス電圧V₁より大きい期間についてみると、トラ
ンジスタQ₇，Q₁₀が非導通状態になり、トランジ
スタQ₈，Q₉が導通状態になる。この結果、トラ
ンジスタQ₁₁および同Q₁₂のそれぞれのベース電
圧V_B11および同V_B12は、 V_B11＝V₃−V_BE8 V_B12＝V₃−V_BE9 となり、また、各エミツタ電圧V_E11および同V_E12
は、 V_E11＝V₃−V_BE8−V_BE11 V_E12＝V₃−V_BE9−V_BE12 となる。以下、回路動作状態にしたがつて、各点
の電圧、電流を前述のV₃＜V₁の場合と同様手順
で解析すると、この場合の出力電圧V_putは、 V_put＝V₅＋R₁₁（I_O11−I_O12）＋２R₁₁／R₁₀ （V_BE9＋V_BE12−V_BE8−V_BE11） ……７ となり、この間、入力信号V_ioの伝達は遮断され
る。第４図、同および同の各波形図は、ト
ランジスタQ₁₁のエミツタ電圧V_E11、トランジス
タQ₁₂のエミツタ電圧V_E12および出力端子２の各
動作電圧を示したものである。

さて、第３図の実施例回路におけるゲートオフ
セツト電圧は、前記６式と同７式との差で与えら
れ、その差電圧ΔV_putは、 ΔV_put＝２R₁₁／R₁₀ （V_BE10＋V_BE8−V_BE9−V_BE7） ……８ である。この結果が示すように、本実施例回路で
ゲートオフセツト電圧を生じる要因は、入力回路
部を構成する４個のトランジスタQ₇，Q₈，Q₉，
Q₁₀のV_BEのばらつき、詳しく言えば、Q₇，Q₈の
ペアトランジスタとQ₉，Q₁₀のペアトランジスタ
のそれぞれのベース・エミツタ間電圧の差の範囲
に限定されていることがわかる。ここで、８式の
2R₁₁／R₁₀で示される利得と、従来例の３式の
R₅／R₄で示される利得が等しいものとし、ベー
ス・エミツタ間電圧V_BEの相対誤差が±２ｍＶと
すると、（V_BE10＋V_BE8−V_BE9−V_BE7）のバラツキ
はルート平均されるから±３ｍＶとなる。すなわ
ち、本実施例回路のゲートオフセツト電圧は従来
例の約１／10となり、従来例に比べてゲートオフ
セツト電圧の点で有利である。一般に、集積回路
では、同一チツプ内の各トランジスタのV_BEのば
らつきは、せいぜい数ｍＶ以内であり、とりわ
け、幾何学的にも隣接して形成されるペアトラン
ジスタのV_BEの差は微小であるから、本実施例回
路構成により、ゲートオフセツト電圧を微小範囲
に抑制することが可能である。

また、第３図示の実施例回路では、５式からも
わかるように、出力進行電圧V_putと入力信号電圧
V_ioとは同相である。したがつて、入力信号と出
力信号とを同相で得たいときには、第３図の回路
は好都合である。なお、入力信号と出力信号とを
逆相で得たいときには、第３図の回路で、入力信
号端子１および結合コンデンサC₁をトランジス
タQ₁₀のベース電極側に移せば、直流出力レベル
を変えることなく、したがつて、ゲートオフセツ
ト電圧は同じままで、位相のみを反転することが
できる。

発明の効果 以上詳述したように、本発明によれば、入力信
号が与えられる時も、入力信号が遮断される時
も、差動入力の両端に共通電位を与えながら動作
を切り換えられ、入力信号を遮断する時のゲート
オフセツト電圧がトランジスタのベース・エミツ
タ間電圧の相対ばらつきと同レベルに抑制するこ
とができ、IC化によつて、一段と微小なゲート
オフセツト電圧の信号遮断回路を実現できる。

【図面の簡単な説明】

第１図は従来の信号遮断回路図であり、第２図
はその動作タイミング図、第３図は本発明実施例
の信号遮断回路図、第４図はその動作タイミング
図である。 １……入力信号端子、２……出力信号端子、３
……スイツチング制御端子、４……回路電源
（V_CC）端子、Q₁〜Q₁₆……トランジスタ、R₁〜
R₁₁……抵抗、C₁……結合コンデンサ、V₁，V₂，
V₄，V₅……ベースバイアス。

Claims (1)

1. 【特許請求の範囲】 １ 第１、第２のトランジスタのエミツタを共通
   接続した第１のトランジスタ対と、 第３、第４のトランジスタのエミツタを共通接
   続した第２のトランジスタ対と、 前記第１のトランジスタのエミツタがベースに
   接続された第５のトランジスタと、前記第５のト
   ランジスタのエミツタが第１の抵抗を介してエミ
   ツタに接続され、ベースが前記第４のトランジス
   タのエミツタに接続された第６のトランジスタと
   で構成された差動回路と、前記第５のトランジス
   タのコレクタ電流をミラー反転し、このミラー反
   転した電流を前記第６のトランジスタのコレクタ
   に供給する電流ミラー回路とを有した差動増幅回
   路と、 前記第６のトランジスタのコレクタと所定電位
   点との間に接続された第２の抵抗とを備え、 前記第２、第３のトランジスタのベースにスイ
   ツチング制御信号を与え、前記第１、第４のトラ
   ンジスタのベースに同一のバイアス電位を与え、
   前記第１または第４のトランジスタのベースに入
   力信号を与えたことを特徴とする信号遮断回路。