JPS59147538A - 信号遮断回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、制御ゲート信号によって出力信号の断続を行
なうことの可能な信号遮断回路に関するものである。

従来例の構成とその問題点 信号遮断回路は、通常、差動入力信号回路とス２ベー二
゛ イツチング回路との組合せにより、出力信号を断続的に
得るものであるが、第１図に示す従来の信号遮断回路で
はゲートオフセットが目立つという難点がある。詳しく
述べると、第１図の回路で、トランジスタＱ１　および
Ｑ２の各ベースは、抵抗Ｒ１および同Ｒ２を介して、共
通ベースバイアス■１　が与えられるとともに、一方の
トランジスタＱ１　のベースに対して、結合コンテンプ
Ｃ１ヲ介して、入力信号端子１より入力信号■、。が与
えられる。トランジスタＱ１　は、エミッタが、抵抗Ｒ
３を通じて、回路電源の一端側（接地点）に接続され、
コレクタがペアトランジスタＱ３．Ｑ４の共通エミッタ
点に接続されている。捷だ、トランジスタＱ２は、エミ
ッタが、抵抗Ｒ４を通じて、回路電源の一端側（接地点
）Ｋ接続され、コレクタがペアトランジスタＱ６．Ｑ、
；の共通エミッタ点に接続されている。そして、前記両
ペアトランジスタＩｄ、交差的に結合されており、トラ
ンジスタＱ３と同Ｑ５との各コレクタを共通接続して回
路電源の他端側（７００点）に結合し、トランジスタＱ
４と３ベパ 同Ｑ８との各コレクタを共通接続して、抵抗Ｒ５を介し
て、回路電源の他端側（７００点）に結合し、出力信号
（ｖＯｕｔ）ヲ抵抗Ｒ５端の出力信号端子２より取り出
す。さらに、前記両ベアトランジスタの各ベースは、ト
ランジスタＱ３と同Ｑ６が共通接続されて、ベースバイ
アス■２に結合され、トランジスタＱ４と同Ｑ５とが共
通接続されて、この共通ベース点の入力端子３にスイッ
チング制御信号ｖ３が与えられる。

第２図は回路動作を示す各点のタイミング図である。ま
ず、入力信号■１ｎが、結合コンデンサＣ１を通じて、
トランジスタＱ１　のベースに与えられると、同トラン
ジスタＱ１　のベース電位■Ｂ１は、第２図（ｉ）のよ
うに、ベースバイアス■１　を中心に入力信号ｖｉ□で
変動する。トランジスタＱ１のエミッタ電圧”Ｅｌは、
ベース・エミッタ間電圧ｖＢＥ１を考慮して、 ■Ｅ１−ｖ１＋ｖｉｎ−ｖＢＥ１ となる。一方、トランジスタＱ２のベース電圧ｖＢ２は
ベースバイアスｖ１　であるから、同トランジスタＱ２
のエミッタ電圧”Ｒ２は、 Ｒ２１ＢＦ２ になる。これによって、トランジスタＱ、、Ｑ２の各エ
ミッタ電流ＩＥ１．ＩＥ２は次のようになる。

ＩＥｌ−（”。＋■ｉｎ　　”ＢＥｌ）／”ａＩＥ２−
（■１−■ＢＥ２）７８４ 次に、入力端子３に、第２図（１１）に示さ扛るような
スイッチング制御信号■３が与えられると、このスイッ
チング制御信号■３がベースバイアスｖ２より太きいと
きには、トランジスタＱ３、同０６が非導通状態で、ト
ランジスタＱ４、同Ｑ５が導通状態になって、出力信号
端子２に、トランジスが得られ、第２図（面のように、
入力信号■、。が伝わる。スイッチング制御信号■３が
ベースバイアス■２より小さいときには、トランジスタ
Ｑ３、同Ｑ６が導通状態で、トランジスタＱ４、同Ｑ５
が非導通状態になり、出力信号端子２に、トランジスタ
Ｑ６１ｃ流れる電流工Ｅ２によって、出力電圧５ペーご ｖＯｕｔ・ が出力され、第２図（ｉｉｉ）のように、入力信号■ｉ
□が遮断された状態になる。

ここで、スイッチング制御信号ｖ３の大小両時期の直流
電位を比較すると、１式でｖｉｎ””○として、１式と
２式との差Δｖ　ｏｕｔは、・・・・・・３ で表わされる。回路設計上は、Ｒ３−Ｒ４および■ＢＥ
１−ｖＢＥ２であり、したがッテ、３式は、理想的には
、零になる筈であるが、現実には、集積回路製作上の問
題として、比較的大きい抵抗誤差の発生や各トランジス
タ間の■ＢＥのばらつきが避けられず、零にならず、い
わゆるゲートオフセント電圧が発生するという問題があ
った０また、第６ペー８ １図の回路構成では、１式からもわかるように、入力信
号端子１の入力信号と出力信号２の出力信号とでは位相
が反転しており、逆相出力しか得られず、同相出力を得
たい場合には他に位相反転回路を付加し彦ければならな
い。

発明の目的 本発明は、ゲートオフセット電圧を抑制するとともに、
同相出力をも得ることのできる信号遮断回路を提供する
ものである。

発明の構成 本発明は、要約すると、エミッタ共通接続で差動入力に
応動するトランジスタ対を２個並列し、前記両トランジ
スタ対の各一方のベース電極にスイッチング制御信号を
与え、前記両トランジスタ対の各他方のベース電極に同
じバイアス電位およびその１つのベース電極に入力信号
を与え、前記両トランジスタ対のそれぞれの共通エミッ
タ部の信号を、それぞれ、能動負荷を有する差動増幅回
路の両入力部に結合した信号遮断回路であり、この回路
構成により、ゲートオフセット電圧を抑制７ベパ し、併せて、同相出力が得られる。

実施例の説明 第３図は本発明の実施例回路図である。トランジスタＱ
７、同Ｑ８と、トランジスタＱ９、同Ｑ１゜とは、それ
ぞれ、各エミッタ、各コレクタが共通接続された各トラ
ンジスタ対であり、これら両トランジスタ対は各一方の
ベース同士、すなわち、トランジスタＱ７のベースとト
ランジスタＱ１ｏのベースとを共通接続して、これらに
抵抗へおよび同Ｒ２を通じてベースバイアスｖ１　が与
えられるとともに、その１つのベース、たとえばトラン
ジスタＱ７のベース電極に、結合コンデンサＣ１を介し
て、端子１より入力信号が与えられる。

また、両トランジスタ対の各他方のベース同士、すなわ
ち、トランジスタＱ８のベースとトランジスタＱ９のベ
ースとは互いに共通接続されて、この接続点の端子３に
スイッチング制御信号ｖ３が与えられる。そして、前記
両トランジスタ対の共通エミッタ部には、そ扛ぞれ、抵
抗Ｒ６および同Ｒ７が接続されている。さらに、両トラ
ンジスタ対の各共通コレクタ部は、それぞれ、回路電源
■ｃｃの端子４に接続される。加えて、第３図の回路で
は、ＮＰＮトランジスタＱ１１および同Ｑ１２と、その
能動負荷としてのＰＮＰ　トランジスタＱ１３および同
Ｑ１４からなる電流ミラー回路部と、そのエミッタ部に
結合されたＮＰＮ）ランジスタＱ１５および同Ｑ１６、
ならびに抵抗Ｒ８および同Ｒ９からなる電流源回路とで
構成される差動増幅回路をそなえており、この差動増幅
回路の両入力部は前記各トランジスタ対の共通エミッタ
部の信号が結合入力され、出力はトランジスタＱ１２の
コレクタ側から、端子２を通じて取り出される。なお、
第３図で、抵抗Ｒ１゜はトランジスタＱ１１と同Ｑ１２
との差動対のエミッタ間電位を吸収するエミッタ抵抗で
あり、抵抗Ｒ１１は出力バイアス用抵抗であり、■４．
■５は各直流電圧源（バイアス供給源）である。

第４図は、前記第３図示回路の動作を示すタイミング図
であり、以下、このタイミング図を参照して、実施例回
路の動作を詳しくのべる。

９べ−２・ 寸ず、入力信号端子１に入力信号ｖ、ｎが与えられると
、トランジスタＱ７のベースｉｔ位ｖＢ７ハ、第４図（
１）に示されるように、ベースバイアス■１のレベルを
中心に変動する。このとき、端子３を通じて、第４図（
１１）に示されるようなスイッチング制御信号ｖ３が供
給されると、ｖ３〈ｖｌの期間に、トランジスタ０７お
よび同Ｑ１ｏが共に導通状態になり、トランジスタＱ８
および同Ｑ９が共に非導通状態になる。この結果、トラ
ンジスタＱ１１および同Ｑ１２のそれぞれのベース電圧
ｖＢ１゜およヒ同ｖＢ１２は、各ベース電流を無視する
と、ｖＢｌｌ−■１＋■ｉｎ　−”ＢＥ７ ■Ｂ１２＝■１−■ＢＥ１゜ となり、また、各エミッタ電圧ｖＥ１１　および同■Ｅ
１２は・ ■Ｅ１１−ｖ１＋■１ｎ−ＶＢＥＴ−７ＢＥ１１ｖＥ１
２　””　ｖｌ　−■ＢＥ１０　””ＢＥ１２となる。

ここで、■ＢＥ（Ｎ）は各トランジスタ□□□のベース
・エミッタ間電圧である。今、トランジスタＱ１１、同
Ｑ１２の各エミッタ電流を、それぞれ、１０ページ Ｉｏｌ　１　”　０１２とし、トランジスタＱ１１のエ
ミッタからトランジスタＱ１２のエミッタへ抵抗Ｒ１゜
を通じて流れる電流を工Ｒ１ｏとすると、トランジスタ
Ｑ１１、同Ｑ１２の各コレクタ電流工Ｃ１１”　ＣＩ　
２は、工Ｃ１１−ＩＥ１１−Ｉ０１１＋ｌＲ１０ＩＣ１
２””Ｅ１２＝”０１２−ＩＲｌｏで表わされる。ここ
でも、各トランジスタＱ１１゜Ｑ１２の電流増幅率（ｈ
ＦＥ）が充分に犬で、各ベース電流が無視できるものと
する。トランジスタＱ１３゜Ｑ１４は電流ミラー結合で
あるから、両トランジスタＱ１３．Ｑ１４のコレクタ電
流Ｉｃ１３、ＩＣ１４は等しく、１ｃ１３−Ｉｃ１４（
つまり、電流比＝１）であり、これは、Ｉｃ１４＝Ｉｃ
１１でもある。また、抵抗Ｒ１１′ｆｆ：流れる電流が
あるとして、これを工Ｒ１１とすると、 工Ｒ１１″″ＩＣ１４−工Ｃｌ２＝工Ｃ１１−工Ｃｌ２
−ＩＯ１１−工０１２＋２工Ｒ１０・・・・・４で表わ
される。先に述べたように、抵抗Ｒ１ｏを流れる電流”
Ｒ１０は、トランジスタＱ１１のエミッタ電圧■Ｅ１１
とトランジスタＱ１２のエミッタ電圧１１　／ｉ、−ζ
゛ ｖＥ１２との差によって発生するものであるから、と表
わすこともできる。

さて、出力信号端子２に現われる出力電圧■工は、 ｖＯｕｔ＝■５＋ｌＲ１１°Ｒ１１ である。したがって、上記Ｖ。ｕｔ　の右辺式中のｌＲ
１１に４式を代入すると、 （ｖｉｎ　””’ＢＥ７−”ＢＥｌ　１　＋ＶＢＥ１０
＋■ＢＥ１２　）・・・・　・５ となる。出力電圧■。ｕｔ　　の直流レベルは、５式か
ら入力信号成分ｖ１ｎを零としたものであり、（ｖＢＥ
１０＋■ＢＥ１２”−ｖＥＥ７−ｖＢＥｌｌ　）・・・
・　・６ で表わされる。つ寸り、出力信号は６式の直流レベルを
中心に入力信号ｖ１ｎのＲ１１／Ｒ１ｏ倍で変動するも
のとなる。

次に、■３〉■１　、つまり、スイッチング制御信号■
３が入力トランジスタＱア、Ｑ１゜のベースバイアス電
圧■１　　より大きい期間についてみると、トランジス
タＱ７．Ｑ１ｏが非導通状態になり、トランジスタＱ８
．Ｑ９が導通状態になる。この結果、トランジスタＱ１
１および同Ｑ１２のそれぞれのベース電圧”Ｂ１１　お
よび同■Ｂ１２は、■Ｂ１１−ｖ３−ｖＢＥ８ ■Ｂ１２＝■３−■ＢＥ９ となり、また、各エミッタ電圧■Ｅ１゜および同■Ｅ１
２は・ ”Ｅ１１＝”３−”ＢＨ３−ｖＢＥｌｌ”Ｅｌ　２−”
３−”ＢＦ２−”ＢＥｌ　２となる。以下、回路動作状
態にしたがって、各点の電圧、電流を前述の■３〈■１
の場合と同様手順で解析すると、この場合の出力電圧Ｖ
。ユは、ｎｌ。

１３、　ｚ・ （”ＢＥ９＋ｖＢＥ１２−”ＢＨ３−”ＢＥｌｌ）　　
”””７となり、この間、入力信号■、ｎの伝達は遮断
される。第４図（ｉｉｉ）　、同（ＩＶ）および同（Ｖ
）の各波形図は、トランジスタＱ１１のエミッタ電圧ｖ
Ｅ１１、トランジスタＱ１２のエミッタ電圧■Ｅ１２お
よび出力端子２の各動作電圧を示したものである。

さて、第３図の実施例回路におけるゲートオフセット電
圧は、前記６式と同７式との差で与えられ、その差電圧
Δ■。ｕｔは、 ・・・・・・８ である。この結果が示すように、本実施例回路でゲート
オフセット電圧を生じる要因は、入力回路部を構成する
４個のトランジスタ（Ｑ　７　＋　Ｑ　Ｂ　ｒ　０９　
’Ｑ１ｏ）の■ＢＥのばらつき、詳しく言えば、Ｑ７．
Ｑ８のペアトランジスタと０９．Ｑｌｏのペアトランジ
スタのそれぞれのベース・エミッタ間電圧の差の範囲に
限定されていることがわかる。一般に、集積回路では、
同一チップ内の各トランジスタの■ＢＥ１４ぺ一〕ｔ のばらつきは、せいぜい数ｍＶ以内であり、とりわけ、
幾何学的にも隣接して形成されるペアトランジスタでの
■ＢＥの差は微小であるから、本実施例回路構成により
、ゲートオフセット電圧を微小範囲に抑制することが可
能である。

また、第３図示の実施例回路では、６式からもわかるよ
うに、出力信号電圧■。ｕｔ　　と入力信号電圧■ｉユ
とは同相である。したがって、入力信号と出力信号とを
同相で得たいときには、第３図の回路は好都合である。

なお、入力信号と出力信号とを逆相で得たいときには、
第３図の回路で、入力信号端子１および結合コンデンサ
Ｃ１をトランジスタＱ１゜のベース電極側に移せば、直
流出力レベルを変えることなく、シたがって、ゲートオ
フセット電圧は同じままで、位相のみを反転することが
できる。

発明の効果 以上詳述したように、本発明によれば、ゲートオフセッ
ト電圧の発生要因を実質的に回路構成トランジスタのベ
ース・エミッタ間電圧のばらつき１６ベーＺ・ の範囲内に抑制することができるので、集積回路化によ
って、一段とゲートオフセット電圧の微小な信号遮断回
路が実現できる。捷だ、本発明によれば、入力信号と出
力信号とが同相で得られる利点と共に、逆相の設計も容
易で、その選択が自在である。

【図面の簡単な説明】

第１図は従来の信号遮断回路図であり、第２図はその動
作タイミング図、第３図は本発明実施例の信号遮断回路
図、第４図はその動作タイミング図である。 １・・・・・入力信号端子、２・・・・・・出力信号端
子、３・　・・スイッチング制御信号端子、４・・・・
・・回路電源（Ｖα９端子、Ｑ１〜Ｑ１６・・・・トラ
ンジスタ、Ｒ１−Ｒ１１・・・・抵抗、Ｃ１・・・・・
・結合コンデンサ、ｖｌ、■２゜■４．ｖ６・・　・ベ
ースバイアス。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第３
図 ４ 第４図

Claims (1)

【特許請求の範囲】
1. エミッタ共通接続で差動入力に応動するトランジスタ対
   を２個並列し、前記両トランジスタ対の各一方のベース
   電極にスイッチング制御信号を与え、前記両トランジス
   タ対の各他方のベース電極ニ同シハイアス電位およびそ
   の１つのベース電極に入力信号を与え、前記両トランジ
   スタ対のそれぞれの共通エミッタ部の信号を、それぞれ
   、能動負荷を有する差動増幅回路の両入力部に結合した
   信号遮断回路。