JPH0587025B2 - - Google Patents
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- Publication number
- JPH0587025B2 JPH0587025B2 JP60159363A JP15936385A JPH0587025B2 JP H0587025 B2 JPH0587025 B2 JP H0587025B2 JP 60159363 A JP60159363 A JP 60159363A JP 15936385 A JP15936385 A JP 15936385A JP H0587025 B2 JPH0587025 B2 JP H0587025B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- emitter
- base
- collector region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Amplifiers (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路（IC）に関し、特に
カレントミラー回路を有するICに関する。
カレントミラー回路を有するICに関する。
従来から、第６図に示すカレントミラー回路は
最も一般的なカレントミラー回路として知られ、
特に整合化電流源（Matched Current Sources）
と呼ばれている。第６図の構成では、電流源５０
の電流IrefとトランジスタQ3のコレクタ電流Ic3と
の比はトランジスタQ1のエミツタ面積とトラン
ジスタQ3のエミツタ面積の比と同一となること
より上記の名で呼ばれている。
最も一般的なカレントミラー回路として知られ、
特に整合化電流源（Matched Current Sources）
と呼ばれている。第６図の構成では、電流源５０
の電流IrefとトランジスタQ3のコレクタ電流Ic3と
の比はトランジスタQ1のエミツタ面積とトラン
ジスタQ3のエミツタ面積の比と同一となること
より上記の名で呼ばれている。
上述した構成のカレントミラー回路では、トラ
ンジスタQ1とトランジスタQ2とにより矢印で示
すループ５０が形成されるので、ループ利得が１
より大きく位相余裕がなくなると寄生発振が生じ
る。特に近年のトランジスタの微細化に伴ないト
ランジスタのデバイスパラメータのなかの容量成
分が著しく減少し、そのためにトランジスタのfT
（しゃ断周波数）が高くなつて高周波でもゲイン
を持つようになつて位相余裕がなくなり、この結
果、20MHz〜50MHzで寄生発振する。寄生発振防
止のために、トランジスタQ1のコレクタに数pF
から数＋pFのコンデンサC1を追加して寄生発振
をおさえていた。
ンジスタQ1とトランジスタQ2とにより矢印で示
すループ５０が形成されるので、ループ利得が１
より大きく位相余裕がなくなると寄生発振が生じ
る。特に近年のトランジスタの微細化に伴ないト
ランジスタのデバイスパラメータのなかの容量成
分が著しく減少し、そのためにトランジスタのfT
（しゃ断周波数）が高くなつて高周波でもゲイン
を持つようになつて位相余裕がなくなり、この結
果、20MHz〜50MHzで寄生発振する。寄生発振防
止のために、トランジスタQ1のコレクタに数pF
から数＋pFのコンデンサC1を追加して寄生発振
をおさえていた。
しかし、コンデンサC1を形成するためのスペ
ースとコンデンサC1の電極とトランジスタQ1間
を配線する配線スペースを必要し、そのためにチ
ツプ面積が増えるという欠点がある。
ースとコンデンサC1の電極とトランジスタQ1間
を配線する配線スペースを必要し、そのためにチ
ツプ面積が増えるという欠点がある。
本発明によれば、第１のトランジスタと、ベー
スが第１のトランジスタのベースに、エミツタが
第１のトランジスタのエミツタにそれぞれ接続さ
れた第２のトランジスタと、第１のトランジスタ
のコレクタとベースとの間に接続される接続手段
とを有する半導体集積回路において、第１のトラ
ンジスタのコレクタ領域が第２のトランジスタの
コレクタ領域よりも大きい面積で形成されている
ことを特徴とする半導体集積回路を得る。
スが第１のトランジスタのベースに、エミツタが
第１のトランジスタのエミツタにそれぞれ接続さ
れた第２のトランジスタと、第１のトランジスタ
のコレクタとベースとの間に接続される接続手段
とを有する半導体集積回路において、第１のトラ
ンジスタのコレクタ領域が第２のトランジスタの
コレクタ領域よりも大きい面積で形成されている
ことを特徴とする半導体集積回路を得る。
次に本発明について図面を参照して説明する。
第１図は本願第１発明の一実施例を示す平面図
であり、第４図はその等価回路図である。トラン
ジスタQ1のエミツタＥ面積とトランジスタQ3の
エミツタＥ面積は同一である。従つて、トランジ
スタQ1とトランジスタQ3とは１：１のカレント
ミラー回路を構成している。一方、トランジスタ
Q1のコレクタ面積はトランジスタQ2，Q3のトラ
ンジスタのコレクタ面積の２倍に形成されてい
る。従つて、トランジスタQ1のコレクターサブ
ストレート間容量CCS1はトランジスタQ2，Q3の
コレクターサブストレート間容量CCS2，CCS3の
それぞれに対して２倍程度となる。上記の容量
CCS1の効果により第４図に示した矢印のループ
５２のループ利得に対して位相余裕が生じ寄生発
振を防止出来る。
であり、第４図はその等価回路図である。トラン
ジスタQ1のエミツタＥ面積とトランジスタQ3の
エミツタＥ面積は同一である。従つて、トランジ
スタQ1とトランジスタQ3とは１：１のカレント
ミラー回路を構成している。一方、トランジスタ
Q1のコレクタ面積はトランジスタQ2，Q3のトラ
ンジスタのコレクタ面積の２倍に形成されてい
る。従つて、トランジスタQ1のコレクターサブ
ストレート間容量CCS1はトランジスタQ2，Q3の
コレクターサブストレート間容量CCS2，CCS3の
それぞれに対して２倍程度となる。上記の容量
CCS1の効果により第４図に示した矢印のループ
５２のループ利得に対して位相余裕が生じ寄生発
振を防止出来る。
第２図は本願第２発明の一実施例を示す。この
構成でも、トランジスタQ1のコレクタ面積を他
のトランジスタQ2，Q3それの２倍に設定されて
いるので、容量CCS1が大きくなる。第５図はそ
の等価回路図である。さらに第２図で示した実施
例では、そのＡ−A′線に沿つた断面図を第３図
トランジスタQ1のコレクタ領域１に電極取出し
領域として拡散形成される高濃度領域５を広く形
成し、かつこれを覆う絶縁膜８上に広い配線層９
を設けている。したがつて、トランジスタQ1の
コレクタ３と上記配線９間にMOS容量C1を新た
に付加される。トランジスタQ1のコレクタには、
これによつて、第５図のように前記CCS1の外に
C1が付加され、C1＋CCS1＞CCS1＞CCS2，
CCS3となり、第５図に示した矢印のループ５３
のループ利得に対して大きな位相余裕が得られる
容量値を実現出来る。なお、第４図で１は基板、
２は埋込領域、４は絶縁領域、６はベース領域、
７はエミツタ領域である。
構成でも、トランジスタQ1のコレクタ面積を他
のトランジスタQ2，Q3それの２倍に設定されて
いるので、容量CCS1が大きくなる。第５図はそ
の等価回路図である。さらに第２図で示した実施
例では、そのＡ−A′線に沿つた断面図を第３図
トランジスタQ1のコレクタ領域１に電極取出し
領域として拡散形成される高濃度領域５を広く形
成し、かつこれを覆う絶縁膜８上に広い配線層９
を設けている。したがつて、トランジスタQ1の
コレクタ３と上記配線９間にMOS容量C1を新た
に付加される。トランジスタQ1のコレクタには、
これによつて、第５図のように前記CCS1の外に
C1が付加され、C1＋CCS1＞CCS1＞CCS2，
CCS3となり、第５図に示した矢印のループ５３
のループ利得に対して大きな位相余裕が得られる
容量値を実現出来る。なお、第４図で１は基板、
２は埋込領域、４は絶縁領域、６はベース領域、
７はエミツタ領域である。
ここで、第１図のトランジスタQ1の大きさに
対して第２図のトランジスタQ1のコレクタに付
加される容量値を同一値に出来る。
対して第２図のトランジスタQ1のコレクタに付
加される容量値を同一値に出来る。
また、上述の構成のカレントミラー回路におい
てはトランジスタQ1のエミツタ面積とトランジ
スタQ3のエミツタ面積の比でカレントミラー回
路の電流比（第６図におけるIrefとIC3の比）が
決定され、トランジスタQ1のコレクタ面積とト
ランジスタQ3のコレクタ面積は無関係である。
てはトランジスタQ1のエミツタ面積とトランジ
スタQ3のエミツタ面積の比でカレントミラー回
路の電流比（第６図におけるIrefとIC3の比）が
決定され、トランジスタQ1のコレクタ面積とト
ランジスタQ3のコレクタ面積は無関係である。
以上説明したように、本発明は整合化電流源
（Matched Current Sources）を構成する第１か
ら第３のトランジスタのうちの第１のトランジス
タのコレクタ領域に容量を付加することによりカ
レントミラー回路の寄生発振を防ぐ効果があり、
またレイアウトのスペースも新たにMOSコンデ
ンサを形成するよりも小さく出来る効果があり、
しかもカラントミラー回路の特性を失なわない。
（Matched Current Sources）を構成する第１か
ら第３のトランジスタのうちの第１のトランジス
タのコレクタ領域に容量を付加することによりカ
レントミラー回路の寄生発振を防ぐ効果があり、
またレイアウトのスペースも新たにMOSコンデ
ンサを形成するよりも小さく出来る効果があり、
しかもカラントミラー回路の特性を失なわない。
第１図は本願第１発明の一実施例を示す平面
図、第２図は本願第２発明の一実施例を示す平面
図、第３図は第２図のＡ−Ａ線に沿つた断面図、
第４図は第１図の等価回路図、第５図は第２図の
等価回路図、第６図は基本的なカレントミラー回
路の回路図である。 Q1，Q2，Q3……トランジスタ、CCS1，CCS2，
CCS3……コレクターサブストレート間容量、C1
……MOSコンデンサ、Iref……基準電流源、Vcc
……電源電圧。
図、第２図は本願第２発明の一実施例を示す平面
図、第３図は第２図のＡ−Ａ線に沿つた断面図、
第４図は第１図の等価回路図、第５図は第２図の
等価回路図、第６図は基本的なカレントミラー回
路の回路図である。 Q1，Q2，Q3……トランジスタ、CCS1，CCS2，
CCS3……コレクターサブストレート間容量、C1
……MOSコンデンサ、Iref……基準電流源、Vcc
……電源電圧。
Claims (1)
- 【特許請求の範囲】 １ 第１のトランジスタ、ベースおよびエミツタ
が前記第１のトランジスタのベースおよびエミツ
タにそれぞれ接続された第２のトランジスタ、な
らびに前記第１のトランジスタのコレクタとベー
スとを接続する接続手段を有するカレントミラー
回路を備えた半導体集積回路において、前記第１
のトランジスタのコレクタ領域を前記第２のトラ
ンジスタのコレクタ領域よりも大きい面積で形成
して前記第１のトランジスタのコレクタに形成さ
れる容量を大きくしたことを特徴とする半導体集
積回路。 ２ 第１のトランジスタ、ベースおよびエミツタ
が前記第１のトランジスタのベースおよびエミツ
タにそれぞれ接続された第２のトランジスタ、な
らびに前記第１のトランジスタのコレクタとベー
スとを特徴とする接続手段を有するカレントミラ
ー回路を備えた半導体集積回路において、前記第
１のトランジスタのコレクタ領域を前記第２のト
ランジスタのコレクタ領域よりも大きい面積で形
成して前記第１のトランジスタのコレクタに形成
される容量を大きくし、さらに、前記第１のトラ
ンジスタのコレクタ電極とは独立して設けられた
導体層を前記第１のトランジスタのコレクタ領域
上に絶縁膜を介して形成し、これらコレクタ領
域、絶縁膜および導体層でなるコンデンサを設け
て前記第１のトランジスタのコレクタに形成され
る容量をさらに大きくしたことを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159363A JPS6220363A (ja) | 1985-07-18 | 1985-07-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159363A JPS6220363A (ja) | 1985-07-18 | 1985-07-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6220363A JPS6220363A (ja) | 1987-01-28 |
| JPH0587025B2 true JPH0587025B2 (ja) | 1993-12-15 |
Family
ID=15692203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60159363A Granted JPS6220363A (ja) | 1985-07-18 | 1985-07-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6220363A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5978559A (ja) * | 1982-10-27 | 1984-05-07 | Nec Corp | 半導体集積回路 |
-
1985
- 1985-07-18 JP JP60159363A patent/JPS6220363A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6220363A (ja) | 1987-01-28 |
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