JPH08234714A - 表示用メモリ回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、電子機器の表示装置で、その表示デ
ータを記憶する表示用メモリ回路において、任意のドッ
トから始まる所定ドット数単位のデータを、１回のデー
タアクセスでリードあるいはライトすることを目的とす
る。 【構成】64×64dotsの表示データのうち、Ｘ方向に８ド
ットずつ分割した偶数列に対応する各64バイトデータを
メモリ(1)11aに記憶させると共に、奇数列に対応する各
64バイトデータをメモリ(2)11bに記憶させ、任意ドット
から１バイト分のライト開始アドレスＡ(11:0)が指示さ
れると、そのライト範囲が跨がっている偶数列のバイト
データと奇数列のバイトデータとがメモリ(1)11a，(2)1
1bから読出されて入力データ生成回路(1)13a，(2)13bに
与えられ、それぞれライト範囲に対応するドットデータ
部分のみが書換え用バイトデータＤに従って書換えら
れ、再びメモリ(1)11a，(2)11bの元のアドレス位置に書
込まれる構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子機器の表示装置に
おいて、その表示データを記憶する表示用メモリ回路に
関する。

【０００２】

【従来の技術】一般に、白黒の表示画像データを記憶し
ている表示用メモリは、その上位装置としてのＣＰＵ
（中央演算処理装置）によりリード・ライトされるた
め、該表示メモリに記憶されている表示データは、バイ
ト単位やワード単位でアドレッシングされる。

【０００３】図７は６４dots×６４dotsの表示データを
記憶する従来の表示メモリのメモリアドレスを示す図で
ある。この表示メモリにおいて、各１dot 分の表示デー
タはＸ方向アドレスを下位６bits，Ｙ方向アドレスを上
位６bitsとする１２bitsのアドレスで指定されるが、実
際のアドレッシングは、データは、例えばバイト（８bi
ts）単位で行なわれるため、下位３bitsは不要となり、
上位９bitsでアドレス指定される。

【０００４】図７における表示メモリでは、前記バイト
単位のアドレスを８進数として示すもので、例えばアド
レス“０００Ｘ”では、ビットアドレス“０００１”〜
“０００７”にある１バイトデータが、アドレス“００
１Ｘ”では、ビットアドレス“００１１”〜“００１
７”にある１バイトデータが指定される。

【０００５】なお、アドレスの“Ｘ”は、不要３ビット
を表わしている。図８はバイト単位で指定された表示デ
ータの配列を示す図である。すなわち、前記バイト単位
でアドレス処理する表示メモリにあって、そのバイト毎
に区切られた範囲に一致する表示データのリード・ライ
トは、１回のアドレス指定によりその読出しデータある
いは書込みデータを一度にアクセスできるが、書換えた
いデータや読出したいデータが２つのバイトアドレス間
に跨って存在する場合、そのそれぞれのバイトアドレス
を順次指定して複数回のデータアクセスを行なわなけれ
ばならない。

【０００６】つまり、例えばアドレス“０００Ｘ”で指
定される８ドットデータのうちの下位３ドットデータ
と、隣接するアドレス“００１Ｘ”で指定される８ドッ
トデータのうちの上位５ドットデータに渡りデータの書
換えを行なう場合には、１回目のアドレッシング“００
０Ｘ”に伴なう新たな８ドットデータの書込みと、２回
目のアドレッシング“００１Ｘ”に伴なう新たな８ドッ
トデータの書込みとの２回の書込み処理を行なう必要が
ある。

【０００７】

【発明が解決しようとする課題】したがって、前記従来
の表示メモリ制御では、１バイト毎のアドレス範囲に一
致しない任意のドットから始まるバイト又はワードデー
タを１回のデータアクセスでリード・ライトすることが
できない問題がある。

【０００８】本発明は、前記のような問題に鑑みなされ
たもので、任意のドットから始まる所定ドット数単位の
データを、１回のデータアクセスでリードあるいはライ
トすることが可能になる表示用メモリ回路を提供するこ
とを目的とする。

【０００９】

【課題を解決するための手段】すなわち、本発明の請求
項１に係わる表示用メモリ回路は、書込み開始アドレス
の上位アドレスを入力し、その上位アドレスに対応する
所定のビット数単位で順次連続する表示データが交互に
書込まれる第１，第２のメモリと、この第１，第２のメ
モリからそれぞれ所定のビット数単位で読出された連続
する表示データのそれぞれを、前記書込み開始アドレス
の下位アドレスの値に応じたビット位置で外部からのデ
ータに従って書換える入力データ生成回路とを備えたこ
とを特徴とする。

【００１０】また、本発明の請求項２に係わる表示用メ
モリ回路は、読出し開始アドレスの上位アドレスを入力
し、その上位アドレスに対応する所定のビット数単位で
順次連続する表示データが交互に書込まれる第１，第２
のメモリと、この第１，第２のメモリからそれぞれ所定
のビット数単位で読出された連続する表示データのそれ
ぞれを入力し、前記読出し開始アドレスの下位アドレス
の値に応じたビット位置のデータを組合せて出力する出
力データ生成回路とを備えたことを特徴とする。

【００１１】

【作用】つまり、前記請求項１に係わる表示用メモリ回
路では、前記第１，第２のメモリに対する１回のデータ
アクセスで所定のビット数単位で相前後する表示データ
間を跨いだデータの書換えが行なえることになる。

【００１２】また、前記請求項２に係わる表示用メモリ
回路では、前記第１，第２のメモリに対する１回のデー
タアクセスで所定のビット数単位で相前後する表示デー
タ間を跨いだデータの読出しが行なえることになる。

【００１３】

【実施例】以下図面により本発明の実施例について説明
する。図１は表示用メモリ回路の構成を示すブロック図
である。この表示用メモリ回路は、例えば６４ドット×
６４ドットの白黒の表示データを記憶管理し、上位装置
に対しては、８ビットのデータバスを介してデータアク
セスされるもので、この表示用メモリ回路は、ＳＲＡＭ
からなる２つのメモリ（１）１１ａ，（２）１１ｂを備
えている。

【００１４】図２は前記表示用メモリ回路のメモリ
（１）１１ａにおけるメモリアドレスとそこに記憶され
る表示データとの関係を示す図である。図３は前記表示
用メモリ回路のメモリ（２）１１ｂにおけるメモリアド
レスとそこに記憶される表示データとの関係を示す図で
ある。

【００１５】前記メモリ（１）１１ａ，メモリ（２）１
１ｂには、前記６４ドット×６４ドットの表示データ
が、２分割されて記憶されるもので、メモリ（１）１１
ａには、前記図７で示した６４ドット×６４ドットの表
示データに対するバイト単位のメモリアドレスのうち、
Ｘ方向アドレスの偶数（０００Ｘ，００２Ｘ，００４
Ｘ，００６Ｘ）（８進数）の列に対応する表示データが
記憶される。

【００１６】なお、以下特に断りがない限り、アドレス
は８進数で表示する。また、メモリ（２）１１ｂには、
前記図７で示した６４ドット×６４ドットの表示データ
に対するバイト単位のメモリアドレスのうち、Ｘ方向ア
ドレスの奇数（００１Ｘ，００３Ｘ，００５Ｘ，００７
Ｘ）の列に対応する表示データが記憶される。

【００１７】つまり、例えばメモリ（１）１１ａの物理
アドレス“００…００”（２進）には図７における論理
アドレス“０００Ｘ”に対応する表示データが記憶さ
れ、メモリ（２）１１ｂの同一物理アドレス“００…０
０”（２進）には図７における論理アドレス“００１
Ｘ”に対応する表示データが記憶される。また、メモリ
（１）１１ａの物理アドレス“００…０１”（２進）に
は図７における論理アドレス“００２Ｘ”に対応する表
示データが記憶され、メモリ（２）１１ｂの同一物理ア
ドレス“００…０１”（２進）には図７における論理ア
ドレス“００３Ｘ”に対応する表示データが記憶され
る。

【００１８】このメモリ（１）１１ａ及びメモリ（２）
１１ｂは、それぞれ、８ビットのアドレス端子Ａ，８ビ
ットの入力データ端子Ｉ，ライトストローブ端子ＷＲを
有すると共に、８ビットの偶数列出力データ端子Ｍ及び
８ビットの奇数列出力データ端子ｍを有している。

【００１９】８ビットアドレスは、４区分のＸ方向アド
レスが下位２ビットで示され６４区分のＹ方向アドレス
が上位６ビットで示されるアドレスデータを入力する。
すなわち、１２ビットのアドレスデータＡ0 〜Ａ11のう
ち、Ａ4 ，Ａ5 をＸ方向アドレスとして入力し、Ａ6 〜
Ａ11をＹ方向アドレスとして入力するものである。

【００２０】そして、前記メモリ（１）１１ａのアドレ
ス端子Ａには、アドレス生成回路１２により生成された
アドレスＸ（７：０）が与えられ、また、前記メモリ
（２）１１ｂのアドレス端子Ａには、上位装置から与え
られた１２ビットのアドレスＡ（１１：０）のうち上位
８ビットのアドレスＡ（１１：４）が直接与えられる。

【００２１】なお、（ ）内の数字は、データライン又
は端子の番号を表わすものとし、Ａ（１１：４）は、ア
ドレスビットＡ4 〜Ａ11を示すものとする。前記アドレ
ス生成回路１２は、上位装置から与えられた１２ビット
のアドレスＡ（１１：０）のうち上位８ビットのアドレ
スＡ（１１：４）に対し下位４ビット目のアドレスＡ
（３）を加算して、前記メモリ（１）１１ａに対するア
ドレスＸを生成するものである。

【００２２】例えば区分されたバイト単位の途中からデ
ータを書込み又は読出しする場合に与えられるリード・
ライト開始アドレスＡ（１１：０）が図７におけるアド
レス“００１Ｘ”（８進数）に対応するバイトデータの
第４ドット目を示す“０００・０００・００１・０１
１”（２進）であった場合には、その上位８ビットのア
ドレスＡ（１１：４）は“０００・０００・００”であ
り、下位４ビット目のアドレスＡ（３）は“１”である
ので、メモリ（１）１１ａのアドレス端子Ａには前記生
成アドレス“０００・０００・０１”が与えられる（図
２参照）。

【００２３】従って、メモリ（１）１１ａからは、この
入力アドレスに対して、図７における論理アドレス“０
０２Ｘ”に対応するバイトデータが偶数列出力データ端
子Ｍから出力される。

【００２４】またこのとき、メモリ（２）１１ｂのアド
レス端子Ａには上位８ビットのアドレスＡ（１１：４）
“０００・０００・００”（２進）が与えられ（図３参
照）、図７における論理アドレス“００１Ｘ”に対応す
るバイトデータが奇数列出力データ端子ｍから出力され
る。

【００２５】すなわち、図７におけるアドレス“００１
Ｘ”（８進数）に対応するバイトデータの第４ドット目
を示すリード・ライト開始アドレス“０００・０００・
００１・０１１”が上位装置から指示された場合には、
そのリード・ライト開始アドレスを含む図７中“００１
Ｘ”のバイトデータと、これに続く図７中“００２Ｘ”
のバイトデータとが、リード・ライト範囲に係わるデー
タとして、それぞれ前記メモリ（２）１１ｂの奇数列出
力データ端子ｍと前記メモリ（１）１１ａの偶数列出力
データ端子Ｍとから同時出力される。

【００２６】前記メモリ（１）１１ａの偶数列出力デー
タ端子Ｍから出力された偶数列のバイトデータＭ０〜Ｍ
７は、入力データ生成回路（１）１３ａ及び出力データ
生成回路１４に与えられる。

【００２７】前記メモリ（２）１１ｂの奇数列出力デー
タ端子ｍから出力された奇数列のバイトデータｍ０〜ｍ
７は、入力データ生成回路（２）１３ｂ及び出力データ
生成回路１４に与えられる。

【００２８】入力データ生成回路（１）１３ａは、前記
メモリ（１）１１ａから与えられたライト範囲に係わる
偶数列のバイトデータＭ０〜Ｍ７と上位装置から与えら
れた書換え用のバイトデータＤ０〜Ｄ７、それに上位装
置から与えられた１２ビットのライト開始アドレスＡ
（１１：０）のうちの下位４ビットのアドレスＡ（３：
０）に基づき、前記ライト範囲に係わるバイトデータＭ
０〜Ｍ７のうちの書換え対象となる個々のドットデータ
を書換え用のバイトデータＤ０〜Ｄ７に従って書換えた
偶数列の書換え済みバイトデータＯ_M を生成する。

【００２９】そして、この偶数列の書換え済みバイトデ
ータＯ_M は、前記メモリ（１）１１ａに与えられ、前記
アドレス生成回路１２によりアドレスされているバイト
領域に書込まれる。

【００３０】また、入力データ生成回路（２）１３ｂ
は、前記メモリ（２）１１ｂから与えられたライト範囲
に係わる奇数列のバイトデータｍ０〜ｍ７と上位装置か
ら与えられた書換え用のバイトデータＤ０〜Ｄ７、それ
に上位装置から与えられた１２ビットのライト開始アド
レスＡ（１１：０）のうちの下位３ビットのアドレスＡ
（２：０）及び下位４ビット目の反転アドレスＡ（３）
に基づき、前記ライト範囲に係わる個々のドットデータ
を書換え用のバイトデータＤ０〜Ｄ７に従って書換えた
奇数列の書換え済みバイトデータＯ_m を生成する。

【００３１】この奇数列の書換え済みバイトデータＯ_m
は、前記メモリ（２）１１ｂに与えられ、前記１２ビッ
トのリード・ライト開始アドレスＡ（１１：０）のうち
の上位８ビットＡ（１１：４）でアドレスされているバ
イト領域に書込まれる。

【００３２】図４は前記表示用メモリ回路における入力
データ生成回路（１）１３ａ，（２）１３ｂの真理値表
を示す図である。つまり、前記入力データ生成回路
（１）１３ａ，（２）１３ｂは、何れも前記真理値表に
従った論理素子の組合せ回路からなり、メモリ（１）１
１ａ又は（２）１１ｂから与えられた偶数列又は奇数列
のバイトデータＭ０〜Ｍ７又はｍ０〜ｍ７と上位装置か
ら与えられた書換え用バイトデータＤ０〜Ｄ７とを、ラ
イト開始アドレスの下位４ビットアドレスＡ（３：０）
に応じて組合せた偶数列又は奇数列の書換え済みバイト
データＯを生成するものである。

【００３３】これにより、メモリ（１）１１ａ，メモリ
（２）１１ｂで上位装置からのライト開始アドレスによ
りアドレスされているライト範囲に係わる偶数列，奇数
列のバイトデータＭ，ｍは、それぞれ前記入力データ生
成回路（１）１３ａ，（２）１３ｂにより生成された書
換え済みバイトデータＯ_M ，Ｏ_m に書換えられる。

【００３４】一方、出力データ生成回路１４は、前記メ
モリ（１）１１ａから与えられたリード範囲に係わる偶
数列のバイトデータＭ０〜Ｍ７と、前記メモリ（２）１
１ｂから与えられたリード範囲に係わる奇数列のバイト
データｍ０〜ｍ７、それに上位装置から与えられた１２
ビットのリード開始アドレスＡ（１１：０）のうちの下
位４ビットのアドレスＡ（３：０）に基づき、前記リー
ド開始アドレス以降の１バイト分のドットデータを組合
せた読出しバイトデータＤＯを生成する。

【００３５】図５は前記表示用メモリ回路における出力
データ生成回路１４の真理値表を示す図である。つま
り、前記出力データ生成回路１４は、前記真理値表に従
った論理素子の組合せ回路からなり、メモリ（１）１１
ａ及び（２）１１ｂから与えられた偶数列及び奇数列の
バイトデータＭ０〜Ｍ７，ｍ０〜ｍ７を対象とし、リー
ド開始アドレスの下位４ビットアドレスＡ（３：０）に
応じて１バイト分抜出した読出しバイトデータＤＯを生
成するもので、これにより、メモリ（１）１１ａ，メモ
リ（２）１１ｂで上位装置からのリード開始アドレスに
よりアドレスされているリード範囲に係わる偶数列，奇
数列のバイトデータＭ，ｍから、該リード範囲に対応す
るバイトデータＤＯが読出される。

【００３６】次に、前記構成による表示用メモリ回路の
動作について説明する。図６は前記表示用メモリ回路に
おけるデータ書込み処理及びデータ読出し処理を示す図
である。

【００３７】はじめに、例えば図７で示す６４dots×６
４dotsの表示データにおいて、アドレス“０００Ｘ”
（８進数）に対応する偶数列バイトデータ（Ｍ０〜Ｍ
７）の第４ドット目（Ｍ３）以降に書換え用のバイトデ
ータ（Ｄ０〜Ｄ７）を書込む場合について説明する。

【００３８】すなわち、図７におけるアドレス“０００
Ｘ”（８進数）に対応するバイトデータ（Ｍ０〜Ｍ７）
の第４ドット目（Ｍ３）からのバイト単位の書込みを示
す１２ビットのライト開始アドレスＡ（１１：０）“０
００・０００・０００・０１１”が上位装置から指示さ
れると、その上位８ビットのアドレスＡ（１１：４）は
“０００・０００・００”であり、下位４ビット目のア
ドレスＡ（３）は“０”であるので、メモリ（１）１１
ａのアドレス端子Ａにはアドレス生成回路１２による生
成アドレス“０００・０００・００”が与えられ（図２
参照）、図７におけるアドレス“０００Ｘ”に対応する
偶数列のバイトデータ（Ｍ０〜Ｍ７）が、図６（Ａ）に
示すように、偶数列出力データ端子Ｍから出力され、入
力データ生成回路（１）１３ａに与えられる。

【００３９】また、メモリ（２）１１ｂのアドレス端子
Ａには、前記ライト開始アドレスＡ（１１：０）のうち
の上位８ビットのアドレスＡ（１１：４）“０００・０
００・００”が直接与えられ（図３参照）、図７におけ
るアドレス“００１Ｘ”に対応する奇数列のバイトデー
タ（ｍ０〜ｍ７）が、図６（Ｂ）に示すように、奇数列
出力データ端子ｍから出力され、入力データ生成回路
（２）１３ｂに与えられる。

【００４０】すなわち、図７におけるアドレス“０００
Ｘ”（８進数）に対応する偶数列のバイトデータ（Ｍ０
〜Ｍ７）の第４ドット目（Ｍ３）を示すライト開始アド
レス“０００・０００・０００・０１１”が上位装置か
ら指示された場合には、そのライト開始アドレスを含む
図７中“０００Ｘ”の偶数列バイトデータ（Ｍ０〜Ｍ
７）と、これに続く図７中“００１Ｘ”の奇数列バイト
データ（ｍ０〜ｍ７）とが、図６（Ａ）及び（Ｂ）に示
すように、ライト範囲が跨がるデータとして、それぞれ
前記メモリ（１）１１ａ，（２）１１ｂから同時に読出
され、入力データ生成回路（１）１３ａ，（２）１３ｂ
に与えられる。

【００４１】すると、入力データ生成回路（１）１３ａ
（図４参照）では、前記ライト開始アドレスＡ（１１：
０）“０００・０００・０００・０１１”のうちの下位
４ビットＡ（３：０）“００１１”に応じて、前記偶数
列バイトデータ（Ｍ０〜Ｍ７）のうちの４ドット目以降
の５ドットデータ（Ｍ３〜Ｍ７）が、図６（Ｃ）に示す
ような、書換え用バイトデータ（Ｄ０〜Ｄ７）の先頭ド
ットから５ドットデータ（Ｄ０〜Ｄ４）に書換えられ
た、図６（Ｄ）に示すような、偶数列の書換え済みバイ
トデータＯ_M （Ｍ０，Ｍ１，Ｍ２，Ｄ０，Ｄ１，Ｄ２，
Ｄ３，Ｄ４）が生成され、前記メモリ（１）１１ａ（図
２参照）の同一アドレスに書込まれる。

【００４２】また、これと共に、入力データ生成回路
（２）１３ｂ（図４参照）では、前記ライト開始アドレ
スＡ（１１：０）“０００・０００・０００・０１１”
のうちの下位３ビットＡ（２：０）“０１１”及び反転
した下位４ビット目“１”「“１０１１”」に応じて、
前記奇数列バイトデータ（ｍ０〜ｍ７）のうちの先頭ド
ットから３ドットデータ（ｍ０〜ｍ２）が、図６（Ｃ）
に示すような、書換え用バイトデータ（Ｄ０〜Ｄ７）の
６ドット目以降の３ドットデータ（Ｄ５〜Ｄ７）に書換
えられた、図６（Ｅ）に示すような、奇数列の書換え済
みバイトデータＯ_m （Ｄ５，Ｄ６，Ｄ７，ｍ３，ｍ４，
ｍ５，ｍ６，ｍ７）が生成され、前記メモリ（２）１１
ｂ（図３参照）の同一アドレスに書込まれる。

【００４３】これにより、前記メモリ（１）１１ａ及び
（２）１１ｂに記憶されている６４ドット×６４ドット
の表示データは、ライト開始アドレスＡ（１１：０）
“０００・０００・０００・０１１”から１バイト分の
データについて、１回のデータアクセスで前記書換え用
バイトデータ（Ｄ０〜Ｄ７）に書換えられた状態とな
る。

【００４４】一方、例えば図７で示す６４dots×６４do
tsの表示データにおいて、アドレス“００１Ｘ”（８進
数）に対応する奇数列バイトデータ（ｍ０〜ｍ７）の第
４ドット目（ｍ３）以降に書換え用のバイトデータ（Ｄ
０〜Ｄ７）を書込む場合について説明する。

【００４５】すなわち、図７におけるアドレス“００１
Ｘ”（８進数）に対応するバイトデータ（ｍ０〜ｍ７）
の第４ドット目（ｍ３）からのバイト単位の書込みを示
す１２ビットのライト開始アドレスＡ（１１：０）“０
００・０００・００１・０１１”が上位装置から指示さ
れると、その上位８ビットのアドレスＡ（１１：４）は
“０００・０００・００”であり、下位４ビット目のア
ドレスＡ（３）は“１”であるので、メモリ（１）１１
ａのアドレス端子Ａにはアドレス生成回路１２による生
成アドレス“０００・０００・０１”が与えられ（図２
参照）、図７におけるアドレス“００２Ｘ”に対応する
偶数列のバイトデータ（Ｍ０〜Ｍ７）が偶数列出力デー
タ端子Ｍから出力され、入力データ生成回路（１）１３
ａに与えられる。

【００４６】また、メモリ（２）１１ｂのアドレス端子
Ａには、前記ライト開始アドレスＡ（１１：０）のうち
の上位８ビットのアドレスＡ（１１：４）“０００・０
００・００”が直接与えられ（図３参照）、図７におけ
るアドレス“００１Ｘ”に対応する奇数列のバイトデー
タ（ｍ０〜ｍ７）が奇数列出力データ端子ｍから出力さ
れ、入力データ生成回路（２）１３ｂに与えられる。

【００４７】すなわち、図７におけるアドレス“００１
Ｘ”（８進数）に対応する奇数列のバイトデータ（ｍ０
〜ｍ７）の第４ドット目（ｍ３）を示すライト開始アド
レス“０００・０００・００１・０１１”が上位装置か
ら指示された場合には、そのライト開始アドレスを含む
図７中“００１Ｘ”の奇数列バイトデータ（ｍ０〜ｍ
７）と、これに続く図７中“００２Ｘ”の偶数列バイト
データ（Ｍ０〜Ｍ７）とが、ライト範囲が跨がるデータ
として、それぞれ前記メモリ（２）１１ｂ，（１）１１
ａから同時に読出され、入力データ生成回路（２）１３
ｂ，（１）１３ａに与えられる。

【００４８】すると、入力データ生成回路（２）１３ｂ
（図４参照）では、前記ライト開始アドレスＡ（１１：
０）“０００・０００・００１・０１１”のうちの下位
３ビットＡ（２：０）“０１１”及び反転した下位４ビ
ット目“０”「“００１１”」に応じて、前記奇数列バ
イトデータ（ｍ０〜ｍ７）のうちの４ドット目以降の５
ドットデータ（ｍ３〜ｍ７）が、書換え用バイトデータ
（Ｄ０〜Ｄ７）の先頭ドットから５ドットデータ（Ｄ０
〜Ｄ４）に書換えられた奇数列の書換え済みバイトデー
タＯ_m （ｍ０，ｍ１，ｍ２，Ｄ０，Ｄ１，Ｄ２，Ｄ３，
Ｄ４）が生成され、前記メモリ（２）１１ｂ（図３参
照）の同一アドレスに書込まれる。

【００４９】また、これと共に、入力データ生成回路
（１）１３ａ（図４参照）では、前記ライト開始アドレ
スＡ（１１：０）“０００・０００・００１・０１１”
のうちの下位４ビットＡ（３：０）“１０１１”に応じ
て、前記偶数列バイトデータ（Ｍ０〜Ｍ７）のうちの先
頭ドットから３ドットデータ（Ｍ０〜Ｍ２）が、書換え
用バイトデータ（Ｄ０〜Ｄ７）の６ドット目以降の３ド
ットデータ（Ｄ５〜Ｄ７）に書換えられた偶数列の書換
え済みバイトデータＯ_M （Ｄ５，Ｄ６，Ｄ７，Ｍ３，Ｍ
４，Ｍ５，Ｍ６，Ｍ７）が生成され、前記メモリ（１）
１１ａ（図２参照）の同一アドレスに書込まれる。

【００５０】これにより、前記メモリ（１）１１ａ及び
（２）１１ｂに記憶されている６４ドット×６４ドット
の表示データは、ライト開始アドレスＡ（１１：０）
“０００・０００・００１・０１１”から１バイト分の
データについて、１回のデータアクセスで前記書換え用
バイトデータ（Ｄ０〜Ｄ７）に書換えられた状態とな
る。

【００５１】次に、例えば図７で示す６４dots×６４do
tsの表示データにおいて、アドレス“０００Ｘ”（８進
数）に対応する偶数列バイトデータ（Ｍ０〜Ｍ７）の第
４ドット目（Ｍ３）以降の１バイトデータを読出す場合
について説明する。

【００５２】すなわち、図７におけるアドレス“０００
Ｘ”（８進数）に対応するバイトデータ（Ｍ０〜Ｍ７）
の第４ドット目（Ｍ３）からのバイト単位の読出しを示
す１２ビットのリード開始アドレスＡ（１１：０）“０
００・０００・０００・０１１”が上位装置から指示さ
れると、その上位８ビットのアドレスＡ（１１：４）は
“０００・０００・００”であり、下位４ビット目のア
ドレスＡ（３）は“０”であるので、メモリ（１）１１
ａのアドレス端子Ａにはアドレス生成回路１２による生
成アドレス“０００・０００・００”が与えられ（図２
参照）、図７におけるアドレス“０００Ｘ”に対応する
偶数列のバイトデータ（Ｍ０〜Ｍ７）が偶数列出力デー
タ端子Ｍから出力され、出力データ生成回路１４に与え
られる。

【００５３】また、メモリ（２）１１ｂのアドレス端子
Ａには、前記リード開始アドレスＡ（１１：０）のうち
の上位８ビットのアドレスＡ（１１：４）“０００・０
００・００”が直接与えられ（図３参照）、図７におけ
るアドレス“００１Ｘ”に対応する奇数列のバイトデー
タ（ｍ０〜ｍ７）が奇数列出力データ端子ｍから出力さ
れ、出力データ生成回路１４に与えられる。

【００５４】すなわち、図７におけるアドレス“０００
Ｘ”（８進数）に対応する偶数列のバイトデータ（Ｍ０
〜Ｍ７）の第４ドット目（Ｍ３）を示すリード開始アド
レス“０００・０００・０００・０１１”が上位装置か
ら指示された場合には、そのリード開始アドレスを含む
図７中“０００Ｘ”の偶数列バイトデータ（Ｍ０〜Ｍ
７）と、これに続く図７中“００１Ｘ”の奇数列バイト
データ（ｍ０〜ｍ７）とが、図６（Ａ）及び（Ｂ）で示
すように、リード範囲が跨がるデータとして、それぞれ
前記メモリ（１）１１ａ，（２）１１ｂから同時に読出
され、出力データ生成回路１４に与えられる。

【００５５】すると、出力データ生成回路１４（図５参
照）では、前記リード開始アドレスＡ（１１：０）“０
００・０００・０００・０１１”のうちの下位４ビット
Ａ（３：０）“００１１”に応じて、前記偶数列バイト
データ（Ｍ０〜Ｍ７）のうちの４ドット目以降の５ドッ
トデータ（Ｍ３〜Ｍ７）と、前記奇数列バイトデータ
（ｍ０〜ｍ７）のうちの先頭ドットから３ドット目まで
のデータ（ｍ０〜ｍ２）とを組合せた、図６（Ｆ）に示
すような、読出しバイトデータＤＯ（Ｍ３，Ｍ４，Ｍ
５，Ｍ６，Ｍ７，ｍ０，ｍ１，ｍ２）が生成され、上位
装置に読出される。

【００５６】これにより、前記メモリ（１）１１ａ及び
（２）１１ｂに記憶されている６４ドット×６４ドット
の表示データは、リード開始アドレスＡ（１１：０）
“０００・０００・００１・０１１”から１バイト分の
データについて、１回のデータアクセスで読出された状
態となる。

【００５７】したがって、前記構成の表示用メモリ回路
によれば、例えば６４dots×６４dotsの表示データのう
ち、Ｘ方向に８ドットずつ分割した偶数列“０００Ｘ”
“００２Ｘ”“００４Ｘ”“００６Ｘ”に対応する各６
４バイトデータをメモリ（１）１１ａに記憶させると共
に、奇数列“００１Ｘ”“００３Ｘ”“００５Ｘ”“０
０７Ｘ”に対応する各６４バイトデータをメモリ（２）
１１ｂに記憶させ、任意ドットから１バイト分のライト
開始アドレスＡ（１１：０）が指示されると、そのライ
ト範囲が跨がっている偶数列のバイトデータと奇数列の
バイトデータとがそれぞれメモリ（１）１１ａ，（２）
１１ｂから読出されて入力データ生成回路（１）１３
ａ，（２）１３ｂに与えられ、それぞれライト範囲に対
応するドットデータ部分のみが書換え用バイトデータＤ
に従って書換えられ、再びメモリ（１）１１ａ，（２）
１１ｂの元のアドレス位置に書込まれるので、メモリ
（１）１１ａ，（２）１１ｂに対して同時に実行される
１回のデータアクセス処理で、任意ドットからのバイト
データの書込みを行なうことができる。

【００５８】また、任意ドットから１バイト分のリード
開始アドレスＡ（１１：０）が指示されると、そのリー
ド範囲が跨がっている偶数列のバイトデータと奇数列の
バイトデータとがそれぞれメモリ（１）１１ａ，（２）
１１ｂから読出されて出力データ生成回路１４に与えら
れ、それぞれリード範囲に対応するドットデータ部分の
みが組合されて読出されるので、メモリ（１）１１ａ，
（２）１１ｂに対して同時に実行される１回のデータア
クセス処理で、任意ドットからのバイトデータの読出し
を行なうことができる。

【００５９】

【発明の効果】以上のように、本発明の請求項１に係わ
る表示用メモリ回路によれば、第１，第２のメモリに対
する１回のデータアクセスで所定のビット数単位で相前
後する表示データ間を跨いだデータの書換えが行なえる
ようになる。

【００６０】また、本発明の請求項２に係わる表示用メ
モリ回路によれば、第１，第２のメモリに対する１回の
データアクセスで所定のビット数単位で相前後する表示
データ間を跨いだデータの読出しが行なえるようにな
る。よって、任意のドットから始まる所定ドット数単位
のデータを、１回のデータアクセスでリードあるいはラ
イトすることが可能になる。

【図面の簡単な説明】

【図１】本発明の実施例に係わる表示用メモリ回路の構
成を示すブロック図。

【図２】前記表示用メモリ回路のメモリ（１）における
メモリアドレスとそこに記憶される表示データとの関係
を示す図。

【図３】前記表示用メモリ回路のメモリ（２）における
メモリアドレスとそこに記憶される表示データとの関係
を示す図。

【図４】前記表示用メモリ回路における入力データ生成
回路（１），（２）の真理値表を示す図。

【図５】前記表示用メモリ回路における出力データ生成
回路の真理値表を示す図。

【図６】前記表示用メモリ回路におけるデータ書込み処
理及びデータ読出し処理を示す図。

【図７】６４dots×６４dotsの表示データを記憶する従
来の表示メモリのメモリアドレスを示す図。

【図８】バイト単位で指定された表示データの配列を示
す図。

【符号の説明】

１１ａ…メモリ（１）、１１ｂ…メモリ（２）、１２…
アドレス生成回路、１３ａ…入力データ生成回路
（１）、１３ｂ…入力データ生成回路（２）、１４…出
力データ生成回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 書込み開始アドレスの上位アドレスを入
   力し、その上位アドレスに対応する所定のビット数単位
   で順次連続する表示データが交互に書込まれる第１，第
   ２のメモリと、 この第１，第２のメモリからそれぞれ所定のビット数単
   位で読出された連続する表示データのそれぞれを、前記
   書込み開始アドレスの下位アドレスの値に応じたビット
   位置で外部からのデータに従って書換える入力データ生
   成回路とを具備し、 前記第１，第２のメモリに対する１回のデータアクセス
   で所定のビット数単位で相前後する表示データ間を跨い
   だデータ書換えを行なうことを特徴とする表示用メモリ
   回路。
2. 【請求項２】 読出し開始アドレスの上位アドレスを入
   力し、その上位アドレスに対応する所定のビット数単位
   で順次連続する表示データが交互に書込まれる第１，第
   ２のメモリと、 この第１，第２のメモリからそれぞれ所定のビット数単
   位で読出された連続する表示データのそれぞれを入力
   し、前記読出し開始アドレスの下位アドレスの値に応じ
   たビット位置のデータを組合せて出力する出力データ生
   成回路とを具備し、 前記第１，第２のメモリに対する１回のデータアクセス
   で所定のビット数単位で相前後する表示データ間を跨い
   だデータ読出しを行なうことを特徴とする表示用メモリ
   回路。