JPH0588774A - パーソナルコンピユータ - Google Patents
パーソナルコンピユータInfo
- Publication number
- JPH0588774A JPH0588774A JP3252126A JP25212691A JPH0588774A JP H0588774 A JPH0588774 A JP H0588774A JP 3252126 A JP3252126 A JP 3252126A JP 25212691 A JP25212691 A JP 25212691A JP H0588774 A JPH0588774 A JP H0588774A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- clock
- signal
- ready
- bus cycle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】本発明は、任意のバスサイクル中のＣＰＵにウ
ェイトがかかっているときに限りＣＰＵのクロック入力
を停止させる回路を設けて、実質的にＣＰＵのクロック
周波数を下げ、ＣＰＵの消費電力を低減させることを主
な特徴とする。 【構成】アドレスとステータス信号とによりバスサイク
ルのウェイトの有無及びウェイト数を制御するデコーダ
１と、このデコーダ１より出力されるウェイト数の制御
信号と基本クロックとを入力してＣＰＵクロック制御信
号、及びＣＰＵに対するレディ信号を生成するレディ制
御回路２と、このレディ制御回路２のＣＰＵクロック制
御信号をもとにバスサイクルのウェイト期間中にＣＰＵ
クロックの出力を停止するアンドゲート７とを備えてな
ることを特徴とする。
ェイトがかかっているときに限りＣＰＵのクロック入力
を停止させる回路を設けて、実質的にＣＰＵのクロック
周波数を下げ、ＣＰＵの消費電力を低減させることを主
な特徴とする。 【構成】アドレスとステータス信号とによりバスサイク
ルのウェイトの有無及びウェイト数を制御するデコーダ
１と、このデコーダ１より出力されるウェイト数の制御
信号と基本クロックとを入力してＣＰＵクロック制御信
号、及びＣＰＵに対するレディ信号を生成するレディ制
御回路２と、このレディ制御回路２のＣＰＵクロック制
御信号をもとにバスサイクルのウェイト期間中にＣＰＵ
クロックの出力を停止するアンドゲート７とを備えてな
ることを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は、省電力化を図ったパ
ーソナルコンピュータに関する。
ーソナルコンピュータに関する。
【０００２】
【従来の技術】近年、半導体技術の進歩により、マイク
ロプロセッサ、メモリＬＳＩ、周辺制御用ＬＳＩ等が安
価に供給されるようになり、これらを適宜組み合わせる
ことにより比較的高性能なパーソナルコンピュータを構
築できるようになった。
ロプロセッサ、メモリＬＳＩ、周辺制御用ＬＳＩ等が安
価に供給されるようになり、これらを適宜組み合わせる
ことにより比較的高性能なパーソナルコンピュータを構
築できるようになった。
【０００３】ところで、従来、この種パーソナルコンピ
ュータのＣＰＵ（マイクロプロセッサ）を駆動するクロ
ックの周波数は１種類であるか、あるいは外部からの操
作により複数のクロック周波数から任意の１つを選ぶこ
とができるが、いずれの場合においても動作中にＣＰＵ
クロックの周波数が内部的な動作により変化することは
ない。
ュータのＣＰＵ（マイクロプロセッサ）を駆動するクロ
ックの周波数は１種類であるか、あるいは外部からの操
作により複数のクロック周波数から任意の１つを選ぶこ
とができるが、いずれの場合においても動作中にＣＰＵ
クロックの周波数が内部的な動作により変化することは
ない。
【０００４】
【発明が解決しようとする課題】従来のパーソナルコン
ピュータでは、動作中のＣＰＵクロック周波数は常に一
定であるため、パーソナルコンピュータが動作している
限りＣＰＵは常に電力を消費してしまう。
ピュータでは、動作中のＣＰＵクロック周波数は常に一
定であるため、パーソナルコンピュータが動作している
限りＣＰＵは常に電力を消費してしまう。
【０００５】本発明は上記事情に鑑みてなされたもので
あり、任意のバスサイクル中のＣＰＵにウェイトがかか
っているときに限りＣＰＵのクロック入力を停止させる
ことにより、実質的にクロック周波数を下げ、ＣＰＵの
消費電力を低下させることのできるパーソナルコンピュ
ータを提供することを目的とする。
あり、任意のバスサイクル中のＣＰＵにウェイトがかか
っているときに限りＣＰＵのクロック入力を停止させる
ことにより、実質的にクロック周波数を下げ、ＣＰＵの
消費電力を低下させることのできるパーソナルコンピュ
ータを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、アドレスとス
テータス信号よりバスサイクルのウェイトの有無及びウ
ェイト数を制御するデコーダ回路と、デコーダ回路を介
して出力されるウェイト数を入力としてＣＰＵクロック
を制御する信号及びＣＰＵに対するレディ（READY ）信
号を生成するレディ制御回路と、バスサイクルのウェイ
ト期間中はＣＰＵクロックを“ＬＯＷ”レベル（無効化
レベル）に保つクロック制御回路とを具備することを特
徴とする。
テータス信号よりバスサイクルのウェイトの有無及びウ
ェイト数を制御するデコーダ回路と、デコーダ回路を介
して出力されるウェイト数を入力としてＣＰＵクロック
を制御する信号及びＣＰＵに対するレディ（READY ）信
号を生成するレディ制御回路と、バスサイクルのウェイ
ト期間中はＣＰＵクロックを“ＬＯＷ”レベル（無効化
レベル）に保つクロック制御回路とを具備することを特
徴とする。
【０００７】
【作用】本発明は、デコーダ回路にてＣＰＵのアドレス
バスとスティタス信号を監視しバスサイクルのウェイト
の有無及びウェイト数を決定してこれを出力し、このウ
ェイト数によりＣＰＵに対するクロック入力を停止する
信号とレディ（READY ）信号を生成することにより、バ
スサイクルのＣＰＵウェイト期間中はＣＰＵクロックを
“ＬＯＷ”レベル（無効化レベル）に保ち、このことに
より省電力を実現する。ＣＰＵの実質的な動作周波数を
下げることにより、ＣＰＵの消費電力を小さくすること
ができる。
バスとスティタス信号を監視しバスサイクルのウェイト
の有無及びウェイト数を決定してこれを出力し、このウ
ェイト数によりＣＰＵに対するクロック入力を停止する
信号とレディ（READY ）信号を生成することにより、バ
スサイクルのＣＰＵウェイト期間中はＣＰＵクロックを
“ＬＯＷ”レベル（無効化レベル）に保ち、このことに
より省電力を実現する。ＣＰＵの実質的な動作周波数を
下げることにより、ＣＰＵの消費電力を小さくすること
ができる。
【０００８】
【実施例】以下、図面を使用して本発明の実施例につい
て詳細に説明する。
て詳細に説明する。
【０００９】図１は本発明の実施例を示すブロック図で
ある。
ある。
【００１０】図において、符号１はデコーダであり、ア
ドレス（ADDRESS ）とＣＰＵのステータス信号（STATU
S）によりバスサイクルのウェイトの有無及びウェイト
数を制御する信号（ウェイト数制御信号）を生成する。
ドレス（ADDRESS ）とＣＰＵのステータス信号（STATU
S）によりバスサイクルのウェイトの有無及びウェイト
数を制御する信号（ウェイト数制御信号）を生成する。
【００１１】符号２はレディ制御回路（READY 制御回路
と呼ぶ）であり、上記デコーダ１からのウェイト数制御
信号により、レディ信号（READY 信号と呼ぶ）及びクロ
ック制御信号３を生成する。符号３はREADY制御回路２
から出力されるクロック制御信号である。符号４はREAD
Y 制御回路２から出力されるREADY 信号である。
と呼ぶ）であり、上記デコーダ１からのウェイト数制御
信号により、レディ信号（READY 信号と呼ぶ）及びクロ
ック制御信号３を生成する。符号３はREADY制御回路２
から出力されるクロック制御信号である。符号４はREAD
Y 制御回路２から出力されるREADY 信号である。
【００１２】符号５はアンドゲート７から出力されるＣ
ＰＵクロック（ＣＰＵ−ＣＬＯＣＫ）、符号６は基本ク
ロック（ＣＬＯＣＫ）である。符号７はアンドゲートで
あり、基本クロック（ＣＬＯＣＫ）６とクロック制御信
号３との論理積条件をとる。図２は本発明実施例の動作
を示すタイミングチャートである。
ＰＵクロック（ＣＰＵ−ＣＬＯＣＫ）、符号６は基本ク
ロック（ＣＬＯＣＫ）である。符号７はアンドゲートで
あり、基本クロック（ＣＬＯＣＫ）６とクロック制御信
号３との論理積条件をとる。図２は本発明実施例の動作
を示すタイミングチャートである。
【００１３】図２において、図（ａ）は通常のＣＰＵク
ロック（図１の符号６に相当）である。図（ｂ）は本発
明を用いたＣＰＵクロック（ＣＰＵ−ＣＬＯＣＫ）５で
ある。図（ｃ）は通常のアドレスである。図（ｄ）は本
発明を用いたアドレスである。図（ｅ）はステータス信
号（STATUS）、図（ｆ）はデータ、図（ｇ）はREADY信
号４、図（ｈ）はクロック制御信号３である。
ロック（図１の符号６に相当）である。図（ｂ）は本発
明を用いたＣＰＵクロック（ＣＰＵ−ＣＬＯＣＫ）５で
ある。図（ｃ）は通常のアドレスである。図（ｄ）は本
発明を用いたアドレスである。図（ｅ）はステータス信
号（STATUS）、図（ｆ）はデータ、図（ｇ）はREADY信
号４、図（ｈ）はクロック制御信号３である。
【００１４】以下、図２に示すタイミングチャートを参
照しながら図１に示す本発明実施例の動作について詳細
に説明する。タイミングチャートは、バスサイクルにお
いて２つのウェイトがかかった状態で、図中、ＴＣ１、
ＴＣ２の期間がＣＰＵのウェイト状態である。
照しながら図１に示す本発明実施例の動作について詳細
に説明する。タイミングチャートは、バスサイクルにお
いて２つのウェイトがかかった状態で、図中、ＴＣ１、
ＴＣ２の期間がＣＰＵのウェイト状態である。
【００１５】まず、デコーダ１において、ＴＳ期間中に
アドレス（ADDRESS ）及びＣＰＵのステータス（STATU
S）よりバスサイクルに必要なウェイト数を決定し、そ
のバスサイクルのウェイトの有無及びウェイト数を制御
する信号（ウェイト数制御信号）をREADY 制御回路２に
出力する。
アドレス（ADDRESS ）及びＣＰＵのステータス（STATU
S）よりバスサイクルに必要なウェイト数を決定し、そ
のバスサイクルのウェイトの有無及びウェイト数を制御
する信号（ウェイト数制御信号）をREADY 制御回路２に
出力する。
【００１６】次にREADY 制御回路２において、上記デコ
ーダ１からのウェイト数により、ＴＣ１、ＴＣ２期間中
にクロックを“ＬＯＷ”レベルに保つためのクロック制
御信号３を生成し、ＴＣ１、ＴＣ２期間中だけ出力す
る。この信号はアンドゲート７によりクロック６との論
理積がとられ、ＣＰＵクロック５となる。また、上記バ
スサイクルはREADY 信号４により終了する。これらREAD
Y 信号４（図２（ｇ）参照）及びクロック制御信号３
（図２（ｈ）参照）の出力されるタイミングは、基本ク
ロック（ＣＬＯＣＫ）６をもとに生成される。
ーダ１からのウェイト数により、ＴＣ１、ＴＣ２期間中
にクロックを“ＬＯＷ”レベルに保つためのクロック制
御信号３を生成し、ＴＣ１、ＴＣ２期間中だけ出力す
る。この信号はアンドゲート７によりクロック６との論
理積がとられ、ＣＰＵクロック５となる。また、上記バ
スサイクルはREADY 信号４により終了する。これらREAD
Y 信号４（図２（ｇ）参照）及びクロック制御信号３
（図２（ｈ）参照）の出力されるタイミングは、基本ク
ロック（ＣＬＯＣＫ）６をもとに生成される。
【００１７】本発明実施例では、図２（ａ），（ｂ）に
比較して示すように、クロックの見かけ上の周波数はク
ロック制御信号３により通常のクロックの周波数の半分
になっている。以上の制御において、ＣＰＵウェイト期
間中のＣＰＵクロックを停止させることにより、実質的
な動作周波数を下げることが可能となり、このことによ
り省電力化を実現することができる。
比較して示すように、クロックの見かけ上の周波数はク
ロック制御信号３により通常のクロックの周波数の半分
になっている。以上の制御において、ＣＰＵウェイト期
間中のＣＰＵクロックを停止させることにより、実質的
な動作周波数を下げることが可能となり、このことによ
り省電力化を実現することができる。
【００１８】
【発明の効果】以上説明のように本発明によれば、デコ
ーダにてＣＰＵのアドレスバスとスティタス信号を監視
しバスサイクルのウェイトの有無及びウェイト数を決定
し、このウェイト数によりＣＰＵに対するクロック入力
を停止する信号とレディ（READY ）信号を生成する回路
を設けたことにより、ＣＰＵの実質的な動作周波数を下
げることが可能となり、ＣＰＵの消費電力を小さくする
ことができる。
ーダにてＣＰＵのアドレスバスとスティタス信号を監視
しバスサイクルのウェイトの有無及びウェイト数を決定
し、このウェイト数によりＣＰＵに対するクロック入力
を停止する信号とレディ（READY ）信号を生成する回路
を設けたことにより、ＣＰＵの実質的な動作周波数を下
げることが可能となり、ＣＰＵの消費電力を小さくする
ことができる。
【図１】本発明の実施例を示すブロック図。
【図２】本発明実施例の動作を示すタイミングチャー
ト。
ト。
１…デコーダ、２…レディ制御回路（READY 制御回
路）、３…クロック制御信号、４…レディ信号（READY
信号）、５…ＣＰＵクロック（ＣＰＵ−ＣＬＯＣＫ）、
６…基本クロック（ＣＬＯＣＫ）、７…アンドゲート
（ＡＮＤ）。
路）、３…クロック制御信号、４…レディ信号（READY
信号）、５…ＣＰＵクロック（ＣＰＵ−ＣＬＯＣＫ）、
６…基本クロック（ＣＬＯＣＫ）、７…アンドゲート
（ＡＮＤ）。
Claims (1)
- 【請求項１】 アドレスとステータス信号によりバスサ
イクルのウェイトの有無及びウェイト数を制御する信号
を生成するデコーダ回路と、このデコーダ回路より出力
されるウェイト数制御信号と基本クロックとを入力して
ＣＰＵクロック制御信号、及びＣＰＵに対するレディ信
号を生成するレディ制御回路と、このレディ制御回路よ
り出力されるＣＰＵクロック制御信号をもとにバスサイ
クルのウェイト期間中にＣＰＵクロックの出力を停止す
るクロック制御回路とを具備することを特徴とするパー
ソナルコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252126A JPH0588774A (ja) | 1991-09-30 | 1991-09-30 | パーソナルコンピユータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252126A JPH0588774A (ja) | 1991-09-30 | 1991-09-30 | パーソナルコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0588774A true JPH0588774A (ja) | 1993-04-09 |
Family
ID=17232839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3252126A Pending JPH0588774A (ja) | 1991-09-30 | 1991-09-30 | パーソナルコンピユータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0588774A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2381096A (en) * | 2001-08-21 | 2003-04-23 | Mitsubishi Electric Corp | Semiconductor device allowing control of clock supply to processor on a clock cycle basis |
-
1991
- 1991-09-30 JP JP3252126A patent/JPH0588774A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2381096A (en) * | 2001-08-21 | 2003-04-23 | Mitsubishi Electric Corp | Semiconductor device allowing control of clock supply to processor on a clock cycle basis |
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