JPH0591403A - 画像データ転送装置 - Google Patents

Abstract

(57)【要約】 【目的】 専用メモリに有効領域の画像データを一時記
憶する事なく、画像データから必要な処理領域をクリッ
ピングして処理装置内のメモリに転送できる転送装置を
提供する。 【構成】 水平及び垂直同期信号ＨＳ＊、ＶＳ＊により
それぞれトリガされる水平及び垂直方向開始点用カウン
タ２１、２２、及び該カウンタによりそれぞれトリガさ
れる水平及び垂直方向幅カウンタ２３、２４は、レジス
タ回路３から所定のプリセット信号がロードされて、処
理領域に対応する時間幅の有効信号ＨＥＮ＊、ＶＥＮ＊
を発生する。画像データ選択回路１は、これらの有効信
号により制御されて、処理領域内の画像データのみを処
理装置内のメモリに対して出力する。カウンタ２３、２
４は更に処理領域列信号、行信号をフレームメモリアド
レス出力回路４に供給し、該回路４は、供給された列及
び行信号、並びにレジスタ回路３からのオフセットアド
レス信号ＦＡＯＦＡに基づいてメモリアドレス信号ＦＡ
を処理装置に供給し、該信号ＡＤによりメモリのアドレ
ス指定がされて選択回路１からのデータが記憶される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像データ転送装置に
関し、特に、画像データの必要領域をクリッピング即ち
矩形に切り出し、該クリッピングした必要領域の画像デ
ータを処理装置内のフレームメモリに記憶して処理をす
るための画像データ転送装置に関するものである。

【０００２】

【従来の技術】従来の画像データ転送装置をＮＴＳＣ方
式を例として説明すると、図４に模式的に示したような
入力信号領域（７６０×７６０〜９５０×９５０ピクセ
ル程度）の画像データが画像バス上に転送され、その入
力信号領域内の実際に表示画面上に表示される有効画像
領域（５１２×５１２ピクセル程度）の画像データを専
用画像メモリに記憶し、次いで該有効画像領域内でクリ
ッピングして処理したい処理領域の画像データのみを、
専用画像メモリから読み出してＣＰＵ等の処理装置に含
まれるフレームメモリに記憶し、その記憶された処理領
域の画像データの加工処理を実行するように構成されて
いる。

【０００３】

【発明が解決しようとする課題】このように構成された
従来例の画像データ転送装置においては、有効領域の画
像データを記憶するための専用メモリが必要であり、ま
たこのように専用メモリに一時的に記憶した後に処理領
域の画像データをＣＰＵ等のフレームメモリに転送する
必要があり、従って大容量のメモリを必要とすると共
に、処理領域の画像データを処理するまでに時間がかか
ってしまうという問題点を有していた。本発明は、この
ような問題点を解決するためになされたものであり、専
用メモリを必要とせず、しかも要処理時間を短くして、
ほぼリアルタイムで画像処理ができるようにしたクリッ
ピング画像データ転送装置を提供する事を目的としてい
る。

【０００４】

【課題を解決するための手段】上記目的を解決するた
め、本発明の画像データ転送装置は、ａ．画像データが
入力され、該画像データを選択的に出力するためのスイ
ッチングゲートを有する画像データ選択手段、ｂ．水平
及び垂直同期信号によってトリガされ、処理領域の水平
及び垂直方向の開始点から終了点までに対応する時間幅
の水平及び垂直方向有効信号を前記スイッチングゲート
に制御信号として供給して、水平及び垂直有効信号が共
に出力された場合に該スイッチングゲートをオン状態に
し、さらに、これらの有効信号が出力されている期間
中、処理領域の開始点を原点とし処理領域内のピクセル
の行及び列番号を表す処理領域行及び列信号をそれぞれ
順次出力する有効信号／行列信号発生手段、ｃ．処理装
置からのデータを記憶し、該記憶されたデータに基づい
て、処理領域の水平及び垂直方向開始点信号、並びに水
平及び垂直方向幅信号を有効信号／行列信号発生手段に
供給し、かつ処理領域の開始点ピクセルの画像データを
フレームメモリに記憶するための先頭アドレス値を表す
オフセットアドレス信号を発生するレジスタ手段、ｄ．
オフセットアドレス信号と処理領域行及び列信号とに基
づき、フレームメモリのアドレス信号を発生するフレー
ムメモリアドレス発生手段を具備し、該転送装置によ
り、入力する画像データの所定の処理領域をクリッピン
グすると共に、処理領域の画像データと該画像データを
記憶するフレームメモリのアドレス信号とを同期して、
しかもほぼ実時間で処理装置に伝送する事ができるよう
にした事を特徴としている。

【０００５】

【実施例】以下、図面を参照して本発明の実施例を説明
する。なお、図面中、＊は負論理を表すものとする。図
１には本発明の実施例の概略ブロック図が示されてお
り、図において、１は画像データを選択的に出力するた
めの画像データ選択回路、２は該画像データ選択回路１
を制御する有効信号を発生すると共に、処理領域の開始
点を原点とする処理領域行及び列信号を発生するための
有効信号／処理領域行列信号発生回路、３はＣＰＵ等の
処理装置（不図示）からのデータ信号に応じて、前記信
号発生回路２に所定のプリセット信号を供給すると共
に、クリッピングした処理領域の画像データをＣＰＵ内
のフレームメモリに記憶するための先頭アドレスを示す
オフセットアドレス信号を供給するためのレジスタ回
路、４はレジスタ回路３からのオフセットアドレス信号
及び有効信号／処理領域行列信号発生回路２からの処理
領域行及び列信号に基づき、フレームメモリのアドレス
信号を発生するためのフレームメモリアドレス発生回
路、５は前記回路１、２、４へ所定のタイミングのクロ
ック信号を供給するためのタイミング発生回路である。
なお、これらの回路１〜５は、１つのＩＣチップとして
構成される事が好ましい。

【０００６】画像データ選択回路１は、Ｄ−フリップフ
ロップ（Ｄ−Ｆ／Ｆ）１１〜１３、ＬＴＥ／ＧＴＥコン
パレータ１４、スイッチングゲートを有する出力選択回
路１５で構成されており、画像データ入力バスからＤ−
Ｆ／Ｆ１１に供給されたピクセル毎の画像入力データＩ
Ｄ及びフィールド識別入力信号ＦＬＤＩが、Ｄ−Ｆ／Ｆ
１２を介して出力選択回路１５に供給され、信号発生回
路２からの有効信号に基づき出力選択回路１５のスイッ
チングゲートのオン／オフ状態が切り変えられて、クリ
ッピング後の即ち処理領域のみの画像出力データＯＤ及
びフィールド識別出力信号ＦＬＤＯが出力される。な
お、２段接続のＤ−Ｆ／Ｆ１１及び１２を用いているの
は、有効信号／処理領域行列信号発生回路２及びフレー
ムメモリアドレス発生回路４での信号遅延を考慮して、
出力選択回路１５への画像データ及び有効信号の供給を
同期させ、かつ画像データとアドレス選択回路４からの
フレームメモリアドレス信号とが同期して出力されるよ
うにするためである。また、ノンインターレース方式の
場合は、フィールド識別信号が入出力されない事は当然
である。

【０００７】コンパレータ１４には、レジスタ回路３か
ら比較用の上限比較レベル及び下限比較レベルを表す上
限比較信号ＬＴＥ、下限比較信号ＧＴＥが供給され、こ
れらの信号とＤ−Ｆ／Ｆ１１からの画像データ信号とが
比較される。画像データ信号が下限比較信号ＧＴＥ以上
の場合は、Ｄ−Ｆ／Ｆ１３を介して下限比較結果信号Ｇ
ＴＥＡ=１を出力選択回路１５に供給する。一方、画像
データ信号が上限比較信号ＬＴＥ以下の場合は、Ｄ−Ｆ
／Ｆ１３を介して上限比較結果信号ＬＴＥＡ＝１を出力
選択回路１５に供給する。レジスタ回路３から指定され
たモードが比較結果出力モードの場合、出力選択回路１
５は、ＬＴＥＡ及びＧＴＥＡの値により比較結果を出力
する。

【０００８】有効信号／処理領域行列信号発生回路２
は、水平及び垂直方向開始点用カウンタ２１、２２、並
びに該カウンタにそれぞれ接続された水平及び垂直方向
幅カウンタ２３、２４で構成されており、画像データ入
力バスからの水平同期信号ＨＳ＊、垂直同期信号ＶＳ＊
がそれぞれ、トリガ信号として開始点用カウンタ２１、
２２に供給される。また該カウンタ２１、２２にはそれ
ぞれ、処理領域の開始点にあるピクセルの列番号及び行
番号を表す水平方向開始点信号ＨＯＦＳ、垂直方向開始
点信号ＶＯＦＳが、また幅カウンタ２３、２４にはそれ
ぞれ、処理領域内の水平及び垂直方向のピクセル個数を
表す水平方向幅信号ＨＷＩＤ、垂直方向幅信号ＶＷＩＤ
が、プリセット信号としてレジスタ回路３から供給され
ている。

【０００９】水平及び垂直方向幅カウンタ２３、２４
は、画像データ選択回路１の出力選択回路１５に対し
て、画像データが処理領域にあるか否かを表す水平及び
垂直方向有効信号ＨＥＮ＊、ＶＥＮ＊を制御信号として
供給するが、該カウンタ２３、２４は、水平及び垂直方
向開始点用カウンタ２１、２２が処理領域の開始点を検
出した時点でトリガされ、そのトリガ時点から幅信号Ｈ
ＷＩＤ、ＶＷＩＤで規定される時間幅の間、信号ＨＥＮ
＊及びＶＥＮ＊の信号レベルを反転して、両者が共に該
反転レベルにある場合に出力選択回路１５のスイッチン
グゲートをオンとする。更に幅カウンタ２３、２４は、
フレームメモリアドレス発生回路３に対して、処理領域
の水平及び垂直方向の開始点を原点として該領域内のピ
クセルを再番号付けた、処理領域列信号及び処理領域行
信号を供給する。これらのカウンタ２１〜２４は、上記
したようにトリガされて、タイミング信号発生回路４か
らの以下に説明する周期のクロックを、プリセット値ま
で（又はプリセット値から）カウントする。

【００１０】レジスタ回路３には、ＣＰＵからＣＰＵバ
スを介して書き込み信号ＷＲ＊、チップイネーブル信号
ＣＥ＊、アドレス信号ＡＤ、データ信号ＤＢが供給さ
れ、信号ＣＥ＊、ＷＲ＊の下でアドレス信号ＡＤにより
アドレス指定されて所定のデータ信号ＤＢが記憶され
る。該データ信号ＤＢには、画像データ選択回路１のコ
ンパレータ１４へ供給される信号ＧＴＥ、ＬＴＥ、及び
有効信号／処理領域行列信号発生回路２の各カウンタ２
１〜２４へ供給される信号ＨＯＦＳ、ＨＷＩＤ、ＶＯＦ
Ｓ、ＶＷＩＤが含まれ、更には、画像データを記憶すべ
きフレームメモリ（ＣＰＵ内）のスタートアドレスを表
すオフセットアドレス信号ＦＡＯＦＳが含まれる。該信
号ＦＡＯＦＳはフレームメモリアドレス発生回路４に供
給される。

【００１１】フレームメモリアドレス発生回路４は、図
２に示されるように加算回路４１、マルチプレクサ４
２、及びストローブ発生回路４３からなり、加算回路４
１において、レジスタ回路３からのオフセットアドレス
信号ＦＡＯＦＳとカウンタ２４からの処理領域行信号と
を加算し、該加算された信号を高位アドレス信号ＨＦＡ
とし、またカウンタ２３からの処理領域列信号を低位ア
ドレス信号ＬＦＡとして、これらをマルチプレクサ４２
で切り換えてフレームアドレス信号ＦＡとして出力す
る。またＣＰＵに対して、高位アドレス信号を出力した
時点でストローブ発生回路４３から高位アドレスストロ
ーブ信号ＨＦＡＳ＊を供給する。

【００１２】タイミング発生回路５は、分周回路を含ん
でおり、ピクセル毎の画像データの伝送周期と同一周期
のクロックＣＬＫが画像データ入力バスから供給され、
かつ画像データの入力を受け付けるか否かを制御するた
めのイネーブル信号ＩＤＥＮ＊がＣＰＵバスから供給さ
れる。信号ＩＤＥＮ＊によりイネーブル状態となると、
画像データ選択回路１のＤ−Ｆ／Ｆ１１〜１３にクロッ
クＣＬＫと同一周期のクロックを供給して、画像データ
をピクセル単位で順次更新させると共に、有効信号／処
理領域行列信号発生回路２の水平方向開始点用及び幅カ
ウンタ２１、２３にも該クロックを供給する。また、該
回路５は、クロックＣＬＫを分周する事により、水平同
期信号ＨＳ＊と同一周期の分周クロックを発生させ、こ
れを信号発生回路２の垂直方向開始点用及び幅カウンタ
２２、２４に供給すると共に、フレームメモリアドレス
発生回路４に供給して、高位アドレス信号、低位アドレ
ス信号の切り換えタイミング、及び高位アドレスストロ
ーブ信号ＨＦＡＳ＊の発生タイミングを決定する。

【００１３】以上のように構成された画像データ転送回
路の主要動作を、図３（Ａ）〜（Ｉ’）のタイミング
図、及び前述の図４に示した画像ピクセル配置図を参照
して以下に説明する。なお以下においては、ピクセル
（ｉ，ｊ）［ｉはピクセルの行番号、ｊはピクセルの列
番号］に対応する画像データをＤ_(i，_j)で示し、処理領
域は４つのピクセル（Ｉ，Ｊ）、（Ｉ，Ｊ＋Ｎ）、（Ｉ
＋Ｍ，Ｊ）、（Ｉ＋Ｍ，Ｊ＋Ｎ）で囲まれた領域であ
り、従って、ＣＰＵから垂直方向開始点信号ＶＯＦＳと
して値Ｉが、水平方向開始点信号ＨＯＦＳとして値Ｊ
が、垂直方向幅信号ＶＷＩＤとして値Ｍが、水平方向幅
信号ＨＷＩＤとして値Ｎが、レジスタ回路３に既に格納
されており、これらの値がそれぞれのカウンタ２１〜２
４に供給されているものとする。

【００１４】イネーブル信号ＩＤＥＮ＊が低レベルに反
転されて、画像データ転送装置が動作可能状態になる
と、図３（Ａ）に示されるクロックＣＬＫの立ち上がり
に同期して図３（Ｂ）に示される画像データが順次Ｄ−
Ｆ／Ｆ１１に取り込まれ、次のクロックの立ち上がりで
Ｄ−Ｆ／Ｆ１２に記憶されて出力選択回路１５に供給さ
れる。

【００１５】また、イネーブル信号ＩＤＥＮ＊の低レベ
ル反転後に供給された水平同期信号ＨＳ＊（図３
（Ｄ））により、その立ち上がりで開始点用カウンタ２
１はトリガされて、タイミング発生回路５からクロック
ＣＬＫが入力する毎に値Ｊからカウントダウンを開始す
る。カウンタ２１の値がゼロになると、次のクロックに
同期して該カウンタは後段の水平方向幅カウンタ２３を
トリガする。それによりカウンタ２３からの水平方向有
効信号ＨＥＮ＊が、図３（Ｆ）に示されるように高レベ
ルから低レベルに反転すると共に、該カウンタ２３はタ
イミング発生回路５からのクロック信号ＣＬＫのカウン
トをゼロから開始する。カウンタ２３が値Ｎまでカウン
トアップすると、信号ＨＥＮ＊が再び高レベルに反転す
る。以上の動作が、水平同期信号ＨＳ＊の到来毎に反復
される。

【００１６】一方、垂直方向開始点用カウンタ２２は、
画像データ入力バスからの垂直同期信号ＶＳ＊（図３
（Ｃ））の立ち上がりでトリガされてタイミング発生回
路５からの分周クロック（水平同期信号ＨＳ＊と同一周
波数）の到来毎に値Ｉからカウントダウンするが、その
カウント値がゼロとなるまでは出力が反転せず、従って
垂直方向幅カウンタ２４がトリガされないので、図３
（Ｅ）に示すように、その出力である水平方向有効信号
ＶＥＮ＊が高レベルのままである。従って、信号ＨＥＮ
＊が低レベルに反転されている期間でも出力選択回路１
５のスイッチングゲートはオフ状態に保持され、図３
（Ｇ）に示すように画像データは出力されない。

【００１７】該カウンタ２２のカウント値がゼロに等し
くなると、次のクロックに同期してカウンタ２４がトリ
ガされ、図３（Ｅ’）に示されるように有効信号ＶＥＮ
＊がその時点で低レベルになり、それと共にカウンタ２
４はタイミング発生回路４１からの分周クロックのカウ
ントを始める。この信号ＶＥＮ＊が低レベルの期間中で
あって、かつカウンタ２３からの信号ＨＥＮ＊が低レベ
ルの期間中、出力選択回路１５のスイッチングゲートが
オン状態にされ、図３（Ｂ’）に示した入力画像データ
ＩＤが、図３（Ｇ’）に示されるように選択出力回路１
５から画像データ出力バスを介してＣＰＵに伝送され
る。そして、カウンタ２４のカウント値がプリセット値
Ｎと等しくなると、信号ＶＥＮ＊を高レベルに復帰させ
るが、それ以降、有効信号ＨＥＮ＊が低レベルに反転し
ても、画像データは出力されない。

【００１８】また上記したように、幅方向カウンタ２
３、２４はそれぞれ、フレームメモリアドレス発生回路
４にそれぞれのカウント値（カウンタ２３においては０
〜Ｎ、カウンタ２４においては０〜Ｍ）を順次、処理領
域列信号、処理領域行信号として供給し、加算回路４１
からの高位アドレス信号ＨＦＡ（オフセットアドレスＦ
ＡＯＦＳと処理領域行信号との加算値）、及び低位アド
レス信号ＬＦＡ（処理領域列信号）はマルチプレクサ４
２で切り換えられて出力される。該マルチプレクサ４２
における切り換え動作は、タイミング発生回路５からの
分周クロック（即ち水平同期信号ＨＳ＊に同期する信
号）によって制御され、図３（Ｈ’）に示すように、分
周クロックの立ち上がりから１クロック周期の間、高位
アドレス信号ＨＦＡ_Iが出力され、またこれに同期して
図３（Ｉ’）に示される高位アドレスストローブ信号Ｈ
ＦＡＳ＊がストローブ発生回路４３から出力される。Ｃ
ＰＵにおいては、このストローブ信号ＨＦＡＳ＊の後縁
で高位アドレス信号をラッチし、その後にクロックに同
期して順次入力される低位アドレス信号ＬＦＡ₀〜ＬＦ
Ａ_N（図３（Ｈ’））と組み合わせてフレームメモリの
アドレス指定を実行する。

【００１９】従って、例えばアドレス信号ＦＡを伝送す
るバスが１２ビットで構成されている場合、水平帰線期
間中に高位アドレスＨＦＡが伝送され、有効信号の出力
中に低位アドレスＬＦＡが順次伝送されるので、高位及
び低位アドレス信号をそれぞれ１２ビットとする事がで
き、よって合計２４ビットのアドレス信号をＣＰＵのメ
モリに供給できる。

【００２０】このフレームメモリアドレスによりフレー
ムメモリのアドレス指定がなされ、該アドレス信号ＦＡ
は、処理領域内のピクセルに対応する画像データが出力
選択回路１５から出力される毎にそれに同期して出力さ
れるので、オフセットアドレス信号ＦＡＯＦＳによって
規定される高位アドレス（低位アドレスはゼロ）を先頭
として、高位アドレス＝（ＦＡＯＦＳ＋Ｍ）、低位アド
レス＝Ｎで規定されるアドレスまでに、処理領域の画像
データが Ｄ_(I，_J) Ｄ_(I，_J+1) … Ｄ_(I，_J+N) Ｄ_(I+1，_J) Ｄ_(I+1，_J+1) … Ｄ_(I+1，_J+N) ……… Ｄ_(I+M，_J) Ｄ_(I+M，_J+1) … Ｄ_(I+M，_J+N) の順で記憶される事になる。

【００２１】

【発明の効果】本発明は以上のように構成されているの
で、専用メモリを介する事なく画像データから必要な処
理領域をクリッピングしてＣＰＵ等の処理装置にほぼ実
時間で転送でき、それにより、クリッピングした画像デ
ータの処理が高速化されるという作用効果を奏する事が
できる。また、高位アドレス信号と低位アドレス信号と
を切り換えて出力しているので、アドレス信号伝送バス
のビット数が少ない場合でもビット数が大きなアドレス
信号を伝送できる。

【図面の簡単な説明】

【図１】本発明の画像データ転送装置の一実施例を示す
ブロック回路図である。

【図２】図１に示した実施例に具備されるフレームメモ
リアドレス選択回路の内部構成を示すブロック図であ
る。

【図３】（Ａ）〜（Ｉ’）は、図１に示した実施例の動
作を説明するためのタイミング波形図である。

【図４】１フレーム又は奇数（偶数）フィールドの入力
信号領域、有効画像領域、処理領域の関係、及びピクセ
ル配置を模式的に示すピクセル配置図である。

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【手続補正書】

【提出日】平成４年９月２１日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図２】

【図１】

【図３】

【図４】

Claims (3)

【特許請求の範囲】
1. 【請求項１】 画像データの所定の処理領域をクリッピ
   ングし、該処理領域の画像データを、処理装置内のフレ
   ームメモリの所定のアドレス領域に記憶するために転送
   する画像データ転送装置において、 画像データが入力され、該画像データを選択的に出力す
   るためのスイッチングゲートを有する画像データ選択手
   段、 水平及び垂直同期信号によってトリガされ、処理領域の
   水平及び垂直方向の開始点から終了点までに対応する時
   間幅の水平及び垂直方向有効信号を前記スイッチングゲ
   ートに制御信号として供給して、水平及び垂直有効信号
   が共に出力された場合に該スイッチングゲートをオン状
   態にし、さらに、これらの有効信号が出力されている期
   間中、処理領域の開始点を原点とし処理領域内のピクセ
   ルの行及び列番号を表す処理領域行及び列信号をそれぞ
   れ順次出力する有効信号／行列信号発生手段、 処理装置からのデータを記憶し、該記憶されたデータに
   基づいて、処理領域の水平及び垂直方向開始点信号、並
   びに水平及び垂直方向幅信号を有効信号／行列信号発生
   手段に供給し、かつ処理領域の開始点ピクセルの画像デ
   ータをフレームメモリに記憶するための先頭アドレス値
   を表すオフセットアドレス信号を発生するレジスタ手
   段、 オフセットアドレス信号と処理領域行及び列信号とに基
   づき、フレームメモリのアドレス信号を発生するフレー
   ムメモリアドレス発生手段を具備する事を特徴とする画
   像データ転送装置。
2. 【請求項２】 請求項１記載の画像データ転送装置にお
   いて、フレームメモリアドレス発生手段は、 オフセットアドレス信号と処理領域行信号とを加算する
   加算回路、 得られた加算信号を高位アドレス信号としかつ処理領域
   列信号を低位アドレス信号として、これらを切り換えて
   出力するマルチプレクサ回路、 高アドレス信号の出力時点で、該信号を低位アドレス信
   号とを識別するためのストローブ信号を出力するストロ
   ーブ発生回路を具備する事を特徴とする画像データ転送
   装置。
3. 【請求項３】 請求項１記載の画像データ転送装置にお
   いて、有効信号／行列信号発生手段は、 水平及び垂直同期信号でトリガされる第１及び第２のカ
   ウンタ、 該第１及び第２のカウンタのカウントアップ出力により
   それぞれトリガされかつ水平及び垂直方向有効信号を出
   力すると共に、処理領域行及び列信号を出力する第３及
   び第４のカウンタを具備し、第１及び第３のカウンタ
   は、前記レジスタ手段からの水平方向開始点及び幅信号
   がそれぞれプリセット信号として供給されて、画像デー
   タ伝送周期と一致する周期のクロックをカウントし、第
   ２及び第４のカウンタは、前記レジスタ手段からの垂直
   方向開始点及び幅信号がそれぞれプリセット信号として
   供給されて、水平同期信号の周期と一致する周期のクロ
   ックをカウントするように構成されている事を特徴とす
   る画像データ転送装置。