JPH0548007B2 - - Google Patents
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- JPH0548007B2 JPH0548007B2 JP58251294A JP25129483A JPH0548007B2 JP H0548007 B2 JPH0548007 B2 JP H0548007B2 JP 58251294 A JP58251294 A JP 58251294A JP 25129483 A JP25129483 A JP 25129483A JP H0548007 B2 JPH0548007 B2 JP H0548007B2
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- mos transistor
- output terminal
- input
- transistor
- power supply
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は簡素化したCMOS（コンプリメンタリ
電解効果トランジスタ）の多入力ゲート回路で、
セツトまたはリセツト可能な２進カウンタの計数
値をデコードするカウンタ・デコーダに関する。
電解効果トランジスタ）の多入力ゲート回路で、
セツトまたはリセツト可能な２進カウンタの計数
値をデコードするカウンタ・デコーダに関する。
従来例の構成とその問題点
一般にCMOSの多入力ゲート回路は、入力数
ｎに対して2n個の最小素子数を必要とする。こ
のため集積回路（IC）化する場合のチツプ面積
が増大するのは否めず、単に２進カウンタの計数
値を検出するカウンタ・デコーダとして用いるに
は極めて不向きであつた。かかる欠点を解消すべ
く本出願人は特願昭57−59537号により構成素子
数を（ｎ＋２）個になし得るCMOS多入力ゲー
ト回路を提供した。
ｎに対して2n個の最小素子数を必要とする。こ
のため集積回路（IC）化する場合のチツプ面積
が増大するのは否めず、単に２進カウンタの計数
値を検出するカウンタ・デコーダとして用いるに
は極めて不向きであつた。かかる欠点を解消すべ
く本出願人は特願昭57−59537号により構成素子
数を（ｎ＋２）個になし得るCMOS多入力ゲー
ト回路を提供した。
第１図にその１回路構成を例示する。
第１図において、ＡはNANDゲート回路、Ｂ
はNORゲート回路である。
はNORゲート回路である。
NANDゲート回路Ａは、入力数ｎに対応した
ｎ個の直列接続されたエンハンスメントタイプの
ＮチヤンネルMOSトランジスタ（Ｎ形トランジ
スタ）MN1，MN2，……，MNoと１個のエンハ
ンスメントタイプのＰチヤネルMOSトランジス
タ（Ｐ形トランジスタ）MP1および負荷素子
ML1の合形（ｎ＋２）個の素子で構成され、直
列接続されたＮ形トランジスタ群の一端は出力端
子ｂに、他端は第１電源VSSに接続され、それぞ
れのゲートを入力端子a1，a2，a3，……，aoとし
ている。Ｐ形トランジスタMP1は一端が第２電
源VDDに、他端が出力端子ｂに接続され、ゲート
がＮ形トランジスタMN1のゲートに接続されて
いる。負荷素子ML1は第２電源VDDと出力端子ｂ
との間に接続されている。
ｎ個の直列接続されたエンハンスメントタイプの
ＮチヤンネルMOSトランジスタ（Ｎ形トランジ
スタ）MN1，MN2，……，MNoと１個のエンハ
ンスメントタイプのＰチヤネルMOSトランジス
タ（Ｐ形トランジスタ）MP1および負荷素子
ML1の合形（ｎ＋２）個の素子で構成され、直
列接続されたＮ形トランジスタ群の一端は出力端
子ｂに、他端は第１電源VSSに接続され、それぞ
れのゲートを入力端子a1，a2，a3，……，aoとし
ている。Ｐ形トランジスタMP1は一端が第２電
源VDDに、他端が出力端子ｂに接続され、ゲート
がＮ形トランジスタMN1のゲートに接続されて
いる。負荷素子ML1は第２電源VDDと出力端子ｂ
との間に接続されている。
一方、ｎ個の直列接続されたＰ形トランジスタ
MP1，MP2，……，MPoと１個のＮ形トランジ
スタMN1および負荷素子ML1の合計（ｎ＋２）
個の素子で構成され、直列接続されたＰ形トラン
ジスタ群の一端は出力端子ｂに、他端は第１電源
VDDに接続され、それぞれのゲートを入力端子
a1，a2，a3，……，aoとしている。Ｎ形トランジ
スタMN1は一端が第２電源VSS、に他端が出力端
子ｂに接続され、ゲートがＰ形トランジスタ
MP1のゲートに接続されている。負荷素子ML1
は第２電源VSSと出力端子ｂとの間に接続されて
いる。
MP1，MP2，……，MPoと１個のＮ形トランジ
スタMN1および負荷素子ML1の合計（ｎ＋２）
個の素子で構成され、直列接続されたＰ形トラン
ジスタ群の一端は出力端子ｂに、他端は第１電源
VDDに接続され、それぞれのゲートを入力端子
a1，a2，a3，……，aoとしている。Ｎ形トランジ
スタMN1は一端が第２電源VSS、に他端が出力端
子ｂに接続され、ゲートがＰ形トランジスタ
MP1のゲートに接続されている。負荷素子ML1
は第２電源VSSと出力端子ｂとの間に接続されて
いる。
すなわち、回路Ａと回路Ｂは丁度対称回路にな
つており、入力のうちの少なくとも１つがコンプ
リメンタリ構成となつている。
つており、入力のうちの少なくとも１つがコンプ
リメンタリ構成となつている。
以上に説明したCMOS多入力ゲート回路をIC
化すると第２図に示すように各接続点に浮遊容量
C1，C2，C3，……，Coが付く。これを第３図に
示すセツトまたはリセツト可能な２進カウンタの
計数値をデコードするカウンタ・デコーダとして
用いると、セツトまたはリセツトの動作で誤動作
が発生する。第４図はその様子を示した波形図で
ある。
化すると第２図に示すように各接続点に浮遊容量
C1，C2，C3，……，Coが付く。これを第３図に
示すセツトまたはリセツト可能な２進カウンタの
計数値をデコードするカウンタ・デコーダとして
用いると、セツトまたはリセツトの動作で誤動作
が発生する。第４図はその様子を示した波形図で
ある。
以下、第２図〜第４図により従来例の回路動作
を説明する。
を説明する。
第３図は、入力デイジタル情報D1〜D4に比例
してパルス幅の変化するデイジタル式パルス幅変
調回路（PWM回路）の具体回路例であり、この
回路はまた位相変調回路、遅延回路としても流用
でき、このときは前記パルス幅が位相変調量、遅
延量となる。１〜４はセツト（SET）リセツト
（RESET）機能付フリツプフロツプ（RS付FF）
であり、前段のＱ出力をそれぞれクロツク入力
（CK）としてダウンカウントする4Bitダウンカウ
ンタ５を形成している。６はカウンタ・デコーダ
であり、カウンタ５の計数値「０」をデコードす
る。７はクロツクゲートであり、カウンタ５の
1Bit目（LSB）に禁止クロツクS2を与える。こ
のクロツクゲート７はカウンタ・デコーダ６の出
力S4にてクロツクパルスS1の通過をコントロール
し、カウンタ５が計数値「０」になると1〜4
が全て「Ｈ」、カウンタ・デコーダ６の出力S4が
「Ｌ」になり、クロツクゲート７を閉じてカウン
タ５を計数値「０」で停止させる。８〜１１は入
力情報D1〜D4の反転出力1〜4を得るためのイ
ンバータ、１２〜１５、１６〜１９はセツト入力
（）、リセツト入力（）に制御パルス（プリセ
ツトパルス）S3をそれぞれ選択的に与えるゲート
であり、８〜１９の構成要素によりプリセツト回
路２０を形成している。ここに、クロツクパルス
S1は２進カウンタ５を計数動作させるためのパル
スであり、制御パルスS3は２進カウンタ５に計数
初期値をプリセツトするためのパルスである。
してパルス幅の変化するデイジタル式パルス幅変
調回路（PWM回路）の具体回路例であり、この
回路はまた位相変調回路、遅延回路としても流用
でき、このときは前記パルス幅が位相変調量、遅
延量となる。１〜４はセツト（SET）リセツト
（RESET）機能付フリツプフロツプ（RS付FF）
であり、前段のＱ出力をそれぞれクロツク入力
（CK）としてダウンカウントする4Bitダウンカウ
ンタ５を形成している。６はカウンタ・デコーダ
であり、カウンタ５の計数値「０」をデコードす
る。７はクロツクゲートであり、カウンタ５の
1Bit目（LSB）に禁止クロツクS2を与える。こ
のクロツクゲート７はカウンタ・デコーダ６の出
力S4にてクロツクパルスS1の通過をコントロール
し、カウンタ５が計数値「０」になると1〜4
が全て「Ｈ」、カウンタ・デコーダ６の出力S4が
「Ｌ」になり、クロツクゲート７を閉じてカウン
タ５を計数値「０」で停止させる。８〜１１は入
力情報D1〜D4の反転出力1〜4を得るためのイ
ンバータ、１２〜１５、１６〜１９はセツト入力
（）、リセツト入力（）に制御パルス（プリセ
ツトパルス）S3をそれぞれ選択的に与えるゲート
であり、８〜１９の構成要素によりプリセツト回
路２０を形成している。ここに、クロツクパルス
S1は２進カウンタ５を計数動作させるためのパル
スであり、制御パルスS3は２進カウンタ５に計数
初期値をプリセツトするためのパルスである。
以上の構成から明らかであるが、プリセツト回
路２０により入力情報D1〜D4が「Ｈ」のときは
セツト入力（）に、「Ｌ」のときはリセツト入
力（）に制御パルスS3の反転パルスを与えて、
セツトまたはリセツトによるプリセツト動作を行
う。したがつて、入力情報D1〜D4をRS付FF１
〜４にそのまま計数初期値（プリセツト値）NP
としてプリセツトすることができる。このプリセ
ツト値NPが計数値「０」以外（NP≠０）であ
れば、カウンタ・デコーダ６の出力S4が「Ｈ」と
なり、カウンタ５にはクロツクパルスS1が入力さ
れて計数値が「０」になるまでダウンカウントす
る。以後、この動作は制御パルスS3の入力ごとに
繰り返され、カウンタ・デコーダ６よりパルス幅
変調出力（PWM出力）S4を得ることができる。
路２０により入力情報D1〜D4が「Ｈ」のときは
セツト入力（）に、「Ｌ」のときはリセツト入
力（）に制御パルスS3の反転パルスを与えて、
セツトまたはリセツトによるプリセツト動作を行
う。したがつて、入力情報D1〜D4をRS付FF１
〜４にそのまま計数初期値（プリセツト値）NP
としてプリセツトすることができる。このプリセ
ツト値NPが計数値「０」以外（NP≠０）であ
れば、カウンタ・デコーダ６の出力S4が「Ｈ」と
なり、カウンタ５にはクロツクパルスS1が入力さ
れて計数値が「０」になるまでダウンカウントす
る。以後、この動作は制御パルスS3の入力ごとに
繰り返され、カウンタ・デコーダ６よりパルス幅
変調出力（PWM出力）S4を得ることができる。
ここで、第３図のカウンタ・デコーダ６に第２
図のCMOS多入力デコーダ回路を適用した場合
の動作を第４図の波形図を参照して説明する。
図のCMOS多入力デコーダ回路を適用した場合
の動作を第４図の波形図を参照して説明する。
第２図のゲート回路の入力端子a1〜a4には第３
図のカウンタ５の出力1〜4をそれぞれ入力す
る。すなわち、コンプリメンタリ構成のトランジ
スタの入力a1にはカウンタ５のLSB出力1を入
力する。そして、出力端子ｂからPWM出力S4を
得るとともにクロツクゲート７に入力する。
図のカウンタ５の出力1〜4をそれぞれ入力す
る。すなわち、コンプリメンタリ構成のトランジ
スタの入力a1にはカウンタ５のLSB出力1を入
力する。そして、出力端子ｂからPWM出力S4を
得るとともにクロツクゲート７に入力する。
上記の構成において、カウンタ５が計数値
「０」の状態では1〜4が全て「Ｈ」であり、Ｎ
形トランジスタMN1〜MN4は全てON、Ｐ形ト
ランジスタMP1はOFFし、出力S4は「Ｌ」とな
る。ただし、このときの「Ｌ」レベルVLであり、
VSSのレベルより高くなる。VLの大きさは、MN1
〜MN4の合成ON抵抗と負荷素子ML1の抵抗との
分圧比で決まるので、後段の回路、たとえば、ク
ロツクゲート７が誤動作しないレベルに設定す
る。MN1〜MN4の全てONすると浮遊容量C1〜
C4の電荷は放電されて、各接続点の電位は「０」
になる（実際にはVL〜０の範囲にある）。
「０」の状態では1〜4が全て「Ｈ」であり、Ｎ
形トランジスタMN1〜MN4は全てON、Ｐ形ト
ランジスタMP1はOFFし、出力S4は「Ｌ」とな
る。ただし、このときの「Ｌ」レベルVLであり、
VSSのレベルより高くなる。VLの大きさは、MN1
〜MN4の合成ON抵抗と負荷素子ML1の抵抗との
分圧比で決まるので、後段の回路、たとえば、ク
ロツクゲート７が誤動作しないレベルに設定す
る。MN1〜MN4の全てONすると浮遊容量C1〜
C4の電荷は放電されて、各接続点の電位は「０」
になる（実際にはVL〜０の範囲にある）。
次に、制御パルスS3が到来し、そのときのプリ
セツト値NPが「６」と「５」の場合のプリセツ
ト動作を考える。
セツト値NPが「６」と「５」の場合のプリセツ
ト動作を考える。
まず、NP＝６の場合は、カウンタ５にはMSB
〜LSBに「0110」がプリセツトされ、その出
力は「1001」となる。よつて、MN1，MN4は
ON、MN2，MN3はOFF、MP1はONとなり、出
力端子ｂには容量C1とC2とが付いた状態となる。
したがつて、容量C1，C2の電荷により出力S4は
「Ｌ」レベルに保持され、プリセツトと同時に
「Ｈ」レベルとはならず、負荷素子ML1による充
電を待たねばならない。負荷素子ML1は高抵抗
であり、容量（C1＋C2）との時定数で決まる充
電カーブを描き、クロツクゲート７は閉じたまま
である。
〜LSBに「0110」がプリセツトされ、その出
力は「1001」となる。よつて、MN1，MN4は
ON、MN2，MN3はOFF、MP1はONとなり、出
力端子ｂには容量C1とC2とが付いた状態となる。
したがつて、容量C1，C2の電荷により出力S4は
「Ｌ」レベルに保持され、プリセツトと同時に
「Ｈ」レベルとはならず、負荷素子ML1による充
電を待たねばならない。負荷素子ML1は高抵抗
であり、容量（C1＋C2）との時定数で決まる充
電カーブを描き、クロツクゲート７は閉じたまま
である。
そして、容量C1，C2への充電が進み、クロツ
クゲート７を開くレベルに達すると、クロツクパ
ルスS1を通過させ、クロツクパルスS2がカウンタ
５に入力されて計数可能となる。最初の計数
「５」でLSBの出力は「１」から「０」に反転
し、MN1がOFF、MP1がONとなり、C1には
MP1により急速充電が行われ、出力S4は「Ｈ」
レベルとなる。以降、４→３→２→１→０とダウ
ンカウントし、再び出力S4は「Ｌ」となり、カウ
ンタ５の計数動作を停止する。このとき得られる
PWM出力S4のパルス幅はT6′となり、これは負
荷素子ML1によるC1，C2への充電期間Taを含む
ものであり、正常動作時のパルス幅T6より大き
くなり、誤動作を起こす。
クゲート７を開くレベルに達すると、クロツクパ
ルスS1を通過させ、クロツクパルスS2がカウンタ
５に入力されて計数可能となる。最初の計数
「５」でLSBの出力は「１」から「０」に反転
し、MN1がOFF、MP1がONとなり、C1には
MP1により急速充電が行われ、出力S4は「Ｈ」
レベルとなる。以降、４→３→２→１→０とダウ
ンカウントし、再び出力S4は「Ｌ」となり、カウ
ンタ５の計数動作を停止する。このとき得られる
PWM出力S4のパルス幅はT6′となり、これは負
荷素子ML1によるC1，C2への充電期間Taを含む
ものであり、正常動作時のパルス幅T6より大き
くなり、誤動作を起こす。
次に、NP＝５の場合は、カウンタ５に
「0101」がプリセツトされ、その出力は「1010」
となる。よつて、MN2，MN4はON、MN1，
MN3はOFF、MP1はONとなり、出力端子ｂに
はC1が付き、MP1による急速充電が行われ、出
力S4は「Ｈ」となり、プリセツトと同時にクロツ
クゲート７を開き、プリセツト終了後は４→３→
２→１→０と正常な計数動作を行う。このとき得
られるPWM出力S4のパルス幅T5′は正常動作時
のパルス幅T5と等しくなり、正常な動作が可能
である。
「0101」がプリセツトされ、その出力は「1010」
となる。よつて、MN2，MN4はON、MN1，
MN3はOFF、MP1はONとなり、出力端子ｂに
はC1が付き、MP1による急速充電が行われ、出
力S4は「Ｈ」となり、プリセツトと同時にクロツ
クゲート７を開き、プリセツト終了後は４→３→
２→１→０と正常な計数動作を行う。このとき得
られるPWM出力S4のパルス幅T5′は正常動作時
のパルス幅T5と等しくなり、正常な動作が可能
である。
以上のことから、プリセツトで1出力が「Ｌ」
の場合（プリセツト値NPが奇数の場合）はカウ
ンタ・デコーダとしての正常な動作が可能である
が、1が「Ｈ」の場合（NPが偶数の場合）は負
荷素子ML1による充電を待たなければならず、
正常な動作が不可能であると言う問題点があつ
た。
の場合（プリセツト値NPが奇数の場合）はカウ
ンタ・デコーダとしての正常な動作が可能である
が、1が「Ｈ」の場合（NPが偶数の場合）は負
荷素子ML1による充電を待たなければならず、
正常な動作が不可能であると言う問題点があつ
た。
発明の目的
本発明は、かかる従来例の問題点を解消するも
のであり、２進カウンタのプリセツト時に発生す
るカウンタ・デコーダの誤動作を防止することを
目的とする。
のであり、２進カウンタのプリセツト時に発生す
るカウンタ・デコーダの誤動作を防止することを
目的とする。
発明の構成
本発明は、出力端子と第１電源との間に接続さ
れ、入力数に等しい個数の直列接続された同極性
のMOSトランジスタ群と、前記出力端子と第２
電源との間に接続され、前記トランジスタ群のう
ちの前記出力端子に接続されたMOSトランジス
タとコンプリメンタリ構成となる逆極性の第
1MOSトランジスタと、前記出力端子と前記第２
電源との間に接続された負荷素子と、前記出力端
子と前記第２電源との間に接続され、前記第
1MOSトランジスタと同極性の第2MOSトランジ
スタと、前記トランジスタ群のうちの前記出力端
子に接続されたMOSトランジスタの前記第１電
源側の接続点と前記第２電源との間に接続され、
かつ、入力を前記第1MOSトランジスタの入力と
共通に接続され、前記第1MOSトランジスタと同
極性の第3MOSトランジスタとを備え、制御パル
スにより計数初期値がプリセツトされ、かつ、ク
ロツクパルスを計数する２進カウンタの計数値を
デコードするとともに、前記制御パルスを前記第
2MOSトランジスタの入力としたカウンタ・デコ
ーダとし、 また、本発明は、出力端子と第１電源との間に
接続され、入力数に等しい直列接続された同極性
のMOSトランジスタ群と、前記出力端子と第２
電源との間に接続され、前記トランジスタ群のう
ちの前記出力端子に接続されたトランジスタとコ
ンプリメンタリ構成となる逆極性の第1MOSトラ
ンジスタと、前記出力端子と前記第２電源との間
に接続された負荷素子と、前記トランジスタ群の
うちの前記出力端子に接続されたMOSトランジ
スタの前記第１電源側接続点と前記第２電源との
間に接続され、かつ、入力を前記第1MOSトラン
ジスタに共通に接続され、前記第1MOSトランジ
スタと同極性である第3MOSトランジスタと、前
記コンプリメンタリ構成したMOSトランジスタ
に入力を与えるANDゲートとを備え、制御パル
スにより計数初期値がプリセツトされ、かつ、ク
ロツクパルスを計数する２進カウンタの計数値を
デコードするとともに、前記制御パルスを前記
ANDゲートのもう一つの入力としたカウンタ・
デコーダとする。
れ、入力数に等しい個数の直列接続された同極性
のMOSトランジスタ群と、前記出力端子と第２
電源との間に接続され、前記トランジスタ群のう
ちの前記出力端子に接続されたMOSトランジス
タとコンプリメンタリ構成となる逆極性の第
1MOSトランジスタと、前記出力端子と前記第２
電源との間に接続された負荷素子と、前記出力端
子と前記第２電源との間に接続され、前記第
1MOSトランジスタと同極性の第2MOSトランジ
スタと、前記トランジスタ群のうちの前記出力端
子に接続されたMOSトランジスタの前記第１電
源側の接続点と前記第２電源との間に接続され、
かつ、入力を前記第1MOSトランジスタの入力と
共通に接続され、前記第1MOSトランジスタと同
極性の第3MOSトランジスタとを備え、制御パル
スにより計数初期値がプリセツトされ、かつ、ク
ロツクパルスを計数する２進カウンタの計数値を
デコードするとともに、前記制御パルスを前記第
2MOSトランジスタの入力としたカウンタ・デコ
ーダとし、 また、本発明は、出力端子と第１電源との間に
接続され、入力数に等しい直列接続された同極性
のMOSトランジスタ群と、前記出力端子と第２
電源との間に接続され、前記トランジスタ群のう
ちの前記出力端子に接続されたトランジスタとコ
ンプリメンタリ構成となる逆極性の第1MOSトラ
ンジスタと、前記出力端子と前記第２電源との間
に接続された負荷素子と、前記トランジスタ群の
うちの前記出力端子に接続されたMOSトランジ
スタの前記第１電源側接続点と前記第２電源との
間に接続され、かつ、入力を前記第1MOSトラン
ジスタに共通に接続され、前記第1MOSトランジ
スタと同極性である第3MOSトランジスタと、前
記コンプリメンタリ構成したMOSトランジスタ
に入力を与えるANDゲートとを備え、制御パル
スにより計数初期値がプリセツトされ、かつ、ク
ロツクパルスを計数する２進カウンタの計数値を
デコードするとともに、前記制御パルスを前記
ANDゲートのもう一つの入力としたカウンタ・
デコーダとする。
実施例の説明
第５図は本発明の基本構成であり、第６図は第
５図の動作波形図、第７図は本発明の他の実施例
である。
５図の動作波形図、第７図は本発明の他の実施例
である。
第５図は第１図Ａの従来例に対応して示したも
のであり、従来例との差異は、充電用の第２のＰ
形トランジスタMP2を出力端子ｂと第２電源VDD
との間に接続し、その制御パルス入力端子ｃに制
御パルスS3の反転信号3を入力する構成とすると
ともに、第３のＰ形トランジスタMP3をトラン
ジスタ群のうちの出力端子に接続されたMOSト
ランジスタMN1の第１電源側接続点と第２電源
との間に接続し、その入力を第1MOSトランジス
タMP1と共通接続した構成とするものである。
のであり、従来例との差異は、充電用の第２のＰ
形トランジスタMP2を出力端子ｂと第２電源VDD
との間に接続し、その制御パルス入力端子ｃに制
御パルスS3の反転信号3を入力する構成とすると
ともに、第３のＰ形トランジスタMP3をトラン
ジスタ群のうちの出力端子に接続されたMOSト
ランジスタMN1の第１電源側接続点と第２電源
との間に接続し、その入力を第1MOSトランジス
タMP1と共通接続した構成とするものである。
かかる構成の多入力ゲート回路を第３図のカウ
ンタ・デコーダ６として用いれば、第６図に示す
ようにプリセツト時に制御パルスS3により、Ｐ形
トランジスタMP2を導通（ON）させて容量C1〜
Coに強制充電するため、出力端子ｂは少なくと
もプリセツトの期間内に「Ｈ」レベルとなり、前
述の偶数値プリセツト時の誤動作を防止できる。
なお、Ｐ形トランジスタMP2の出力端子ｂへの
接続端はＮ形トランジスタMN1とMN2との接続
点に接続する構成としてもよい。偶数値プリセツ
ト時はMN1がONしているため、MN1を通じて
容量C1への充電が可能であり、容量C2〜Coへの
充電もなし得る。
ンタ・デコーダ６として用いれば、第６図に示す
ようにプリセツト時に制御パルスS3により、Ｐ形
トランジスタMP2を導通（ON）させて容量C1〜
Coに強制充電するため、出力端子ｂは少なくと
もプリセツトの期間内に「Ｈ」レベルとなり、前
述の偶数値プリセツト時の誤動作を防止できる。
なお、Ｐ形トランジスタMP2の出力端子ｂへの
接続端はＮ形トランジスタMN1とMN2との接続
点に接続する構成としてもよい。偶数値プリセツ
ト時はMN1がONしているため、MN1を通じて
容量C1への充電が可能であり、容量C2〜Coへの
充電もなし得る。
第７図は、第５図の第２のＰ形トランジスタ
MP2を用いる代わりに、ANDゲートG1を用いた
例である。すなわち、入力端子ｃからの制御パル
ス3と入力a1とをANDゲートG1の入力とし、そ
の論理出力をコンプリメンタリ構成のトランジス
タMN1，MP1の入力としたものである。このよ
うにすると、制御パルス3が「Ｌ」のとき論理出
力は「Ｌ」となり、第１のＰ形トランジスタ
MP1をONさせ、容量C1への強制充電が可能とな
る。さらに、第２のＰ形トランジスタMP2をも
ONさせることができ、容量C2〜Coへの充電もな
し得、プリセツト時の動作をより確実なものとす
ることができる。
MP2を用いる代わりに、ANDゲートG1を用いた
例である。すなわち、入力端子ｃからの制御パル
ス3と入力a1とをANDゲートG1の入力とし、そ
の論理出力をコンプリメンタリ構成のトランジス
タMN1，MP1の入力としたものである。このよ
うにすると、制御パルス3が「Ｌ」のとき論理出
力は「Ｌ」となり、第１のＰ形トランジスタ
MP1をONさせ、容量C1への強制充電が可能とな
る。さらに、第２のＰ形トランジスタMP2をも
ONさせることができ、容量C2〜Coへの充電もな
し得、プリセツト時の動作をより確実なものとす
ることができる。
以上は、従来例の第１図Ａに本発明を適用した
ときの説明であり、第１図Ｂにも同様に適用でき
ることは言うまでもない。さらに、本発明のカウ
ンタ・デコーダはPWM回路に限定されるもので
はない。
ときの説明であり、第１図Ｂにも同様に適用でき
ることは言うまでもない。さらに、本発明のカウ
ンタ・デコーダはPWM回路に限定されるもので
はない。
発明の効果
以上説明した如く本発明によれば、構成素子数
の少ない多入力CMOSゲート回路に１つの充電
用トランジスタを追加するだけの極めて簡単な構
成により、計数値設定時の誤動作を解決し、さら
には電荷分配による誤動作を防止するためのトラ
ンジスタを付加することにより、計数期間中の誤
動作を解決し、浮遊容量C1〜Coの影響を防止で
きるカウンタ・デコーダを具現し得るとともに、
構成素子数2n個の完全CMOS多入力ゲート回路
に比べて集積回路（IC）化したときのチツプサ
イズは小さくでき、その動特性は同等で、消費電
流も比較的小さくできるなどの効果を合わせ持つ
ている。
の少ない多入力CMOSゲート回路に１つの充電
用トランジスタを追加するだけの極めて簡単な構
成により、計数値設定時の誤動作を解決し、さら
には電荷分配による誤動作を防止するためのトラ
ンジスタを付加することにより、計数期間中の誤
動作を解決し、浮遊容量C1〜Coの影響を防止で
きるカウンタ・デコーダを具現し得るとともに、
構成素子数2n個の完全CMOS多入力ゲート回路
に比べて集積回路（IC）化したときのチツプサ
イズは小さくでき、その動特性は同等で、消費電
流も比較的小さくできるなどの効果を合わせ持つ
ている。
第１図は従来の多入力CMOSゲート回路の構
成を示す回路図、第２図は従来の浮遊容量を考慮
した４入力NANDゲート回路の構成を示す回路
図、第３図は従来のパルス幅変調（PWM）回路
の具体的な構成を示す回路図、第４図は第３図の
回路の動作波形図、第５図は本発明の第１の手段
の一実施例のカウンタ・デコーダの構成を示す回
路図、第６図は本発明の手段を第３図の回路に適
用したときの動作波形図、第７図は本発明の第２
の手段の一実施例のカウンタ・デコーダの構成を
示す回路図である。 a1，a2，a3およびa4……入力端、MN1，MN2，
MN3およびMN4……直列接続したMOSトランジ
スタ群、MP1……第1MOSトランジスタ、MP2…
…第2MOSトランジスタ、MP3……第3MOSトラ
ンジスタ、ML1……負荷素子、VSS……第１電
源、VDD……第２電源、ｂ……出力端子、ｃ……
制御パルス入力端。
成を示す回路図、第２図は従来の浮遊容量を考慮
した４入力NANDゲート回路の構成を示す回路
図、第３図は従来のパルス幅変調（PWM）回路
の具体的な構成を示す回路図、第４図は第３図の
回路の動作波形図、第５図は本発明の第１の手段
の一実施例のカウンタ・デコーダの構成を示す回
路図、第６図は本発明の手段を第３図の回路に適
用したときの動作波形図、第７図は本発明の第２
の手段の一実施例のカウンタ・デコーダの構成を
示す回路図である。 a1，a2，a3およびa4……入力端、MN1，MN2，
MN3およびMN4……直列接続したMOSトランジ
スタ群、MP1……第1MOSトランジスタ、MP2…
…第2MOSトランジスタ、MP3……第3MOSトラ
ンジスタ、ML1……負荷素子、VSS……第１電
源、VDD……第２電源、ｂ……出力端子、ｃ……
制御パルス入力端。
Claims (1)
- 【特許請求の範囲】 １ 出力端子と第１電源との間に接続され、入力
数に等しい個数の直列接続された同極性のMOS
トランジスタ群と、前記出力端子と第２電源との
間に接続され、前記トランジスタ群のうちの前記
出力端子に接続されたMOSトランジスタとコン
プリメンタリ構成となる逆極性の第1MOSトラン
ジスタと、前記出力端子と前記第２電源との間に
接続された負荷素子と、前記出力端子と前記第２
電源との間に接続され、前記第1MOSトランジス
タと同極性の第2MOSトランジスタと、前記トラ
ンジスタ群のうちの前記出力端子に接続された
MOSトランジスタの前記第１電源側の接続点と
前記第２電源との間に接続され、かつ、入力を前
記第1MOSトランジスタの入力と共通に接続さ
れ、前記第1MOSトランジスタと同極性の第
3MOSトランジスタとを備え、制御パルスにより
計数初期値がプリセツトされ、かつ、クロツクパ
ルスを計数する２進カウンタの計数値をデコード
するとともに、前記制御パルスを前記第2MOSト
ランジスタの入力としたカウンタ・デコーダ。 ２ 出力端子と第１電源との間に接続され、入力
数に等しい直列接続された同極性のMOSトラン
ジスタ群と、前記出力端子と第２電源との間に接
続され、前記トランジスタ群のうちの前記出力端
子に接続されたトランジスタとコンプリメンタリ
構成となる逆極性の第1MOSトランジスタと、前
記出力端子と前記第２電源との間に接続された負
荷素子と、前記トランジスタ群のうちの前記出力
端子に接続されたMOSトランジスタの前記第１
電源側接続点と前記第２電源との間に接続され、
かつ、入力を前記第1MOSトランジスタに共通に
接続され、前記第1MOSトランジスタと同極性で
ある第3MOSトランジスタと、前記コンプリメン
タリ構成したMOSトランジスタに入力を与える
ANDゲートとを備え、制御パルスにより計数初
期値がプリセツトされ、かつ、クロツクパルスを
計数する２進カウンタの計数値をデコードすると
ともに、前記制御パルスをを前記ANDゲートの
もう一つの入力としたカウンタ・デコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58251294A JPS60143020A (ja) | 1983-12-29 | 1983-12-29 | カウンタ・デコ−ダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58251294A JPS60143020A (ja) | 1983-12-29 | 1983-12-29 | カウンタ・デコ−ダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60143020A JPS60143020A (ja) | 1985-07-29 |
| JPH0548007B2 true JPH0548007B2 (ja) | 1993-07-20 |
Family
ID=17220664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58251294A Granted JPS60143020A (ja) | 1983-12-29 | 1983-12-29 | カウンタ・デコ−ダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60143020A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821849B2 (ja) * | 1988-10-25 | 1996-03-04 | 富士通株式会社 | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522238A (en) * | 1978-07-31 | 1980-02-16 | Fujitsu Ltd | Decoder circuit |
| JPS58196729A (ja) * | 1982-05-11 | 1983-11-16 | Matsushita Electric Ind Co Ltd | Ｃ―ｍｏｓ多入力ゲート回路 |
-
1983
- 1983-12-29 JP JP58251294A patent/JPS60143020A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60143020A (ja) | 1985-07-29 |
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