JPH0619703A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 使用可能なスタック領域以外の記憶領域への
スタック操作を禁止して使用可能なスタック領域以外の
記憶内容の破壊を防止する。 【構成】 スタック領域201 の上限を示す最小アドレス
値(a) を限界ポイントレジスタ13に、その下限を示す最
大アドレス値(a+x) をベースレジスタ16に保持してお
き、スタック操作による書き込み時には、書き込みにつ
れて値が減少更新されるスタックポインタレジスタ11の
保持値と限界ポイントレジスタ13の保持値とを比較器14
で比較する一方、読み出し時には、読み出しにつれて値
が増加更新されるスタックポインタレジスタ11の保持値
とベースレジスタ16の保持値とを比較器17で比較し、比
較器14,17 の比較結果が一致した場合は制御回路15への
信号がアクティブになり、制御回路15は割り込みによる
エラー処理を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スタック操作によるデ
ータの読み出し／書き込みが可能なデータ処理装置に関
する。

【０００２】

【従来の技術】図４はスタック操作によるデータの読み
出し／書き込みが可能な従来のデータ処理装置の要部構
成を示すブロック図である。図中10B はスタック操作に
よるデータの読み出し／書き込みを含むプログラム命令
を実行するデータ処理部であって、20はデータ処理部10
B が使用できる記憶領域である。記憶領域20のうち、ア
ドレス“ａ”〜“ａ＋ｘ”のアドレス空間がスタック領
域201 として割り付けられており、アドレス“ａ”未満
のアドレス空間202 及びアドレス“ａ＋ｘ”を超えるア
ドレス空間203 はスタック以外の目的に使用される領域
である。なお、スタック領域201 の内、アドレス“ａ＋
ｘ−ｂ”〜“ａ＋ｘ”までは使用中のスタック領域201A
を示す。

【０００３】スタックポインタレジスタ11はスタック領
域201 のアドレスを指示するスタックポインタ値を保持
し、加減算回路12はスタックポインタレジスタ11の保持
値を読み出し、読み出し／書き込みの別に応じてこの保
持値に“１”を加算又は減算してスタックポインタレジ
スタ11の保持値を更新する。スタック限界ポイントレジ
スタ13はスタック領域201 のアドレス空間の上限を示す
最小アドレス値（＝ａ）を保持しており、比較器14はス
タックポインタレジスタ11の保持値と限界ポイントレジ
スタ13の保持値とを比較し、比較結果が一致した場合に
制御回路15への信号をアクティブにする。制御回路15は
比較器14からの信号がアクティブになると図示しない経
路で割り込み信号を出力してエラー処理を実行する。

【０００４】次に、動作について説明する。データ処理
部10B が、例えば、記憶領域202 に記憶されているプロ
グラムを実行し、このプログラムにスタック操作による
データの読み出し／書き込み命令が含まれていた場合、
データ処理部10B は図示しない経路を介した制御回路15
の制御により以下のスタック操作を行う。スタック操作
でデータを書き込む場合、加減算回路12にスタックポイ
ンタレジスタ11が保持するスタックポインタ値を読み込
んで、その値をデクリメントして更新し、更新されたス
タックポインタ値が指定するアドレス位置にデータを書
き込む。

【０００５】逆に、スタック操作でデータを読み出す場
合、スタックポインタレジスタ11が保持するスタックポ
インタ値をアドレスとしてデータを読み出し、加減算回
路12にスタックポインタレジスタ11の保持値を読み込ん
で、その値をインクリメントしてスタックポインタレジ
スタ11の保持値を更新する。

【０００６】即ち、図４に示すように、スタック操作に
よりデータが書き込まれる都度、使用中のスタック領域
201Aはアドレス値が小さい領域の方に伸長してスタック
ポインタレジスタ11の保持値は小さくなっていく。ま
た、スタック操作によりデータが読み込まれる都度、使
用中のスタック領域201Aはアドレスが大きい領域の方に
短縮してスタックポインタレジスタ11の保持値は大きく
なっていく。

【０００７】従って、データ書き込みの際、書き込みデ
ータが予想以上に多い場合、使用中のスタック領域201A
がスタック領域201 を超えてアドレス空間202 にまで達
し、他の用途に使用しているアドレス空間202 の記憶内
容を破壊する危険性がある。従って、これを防止するた
め、スタックとして使用可能なアドレス空間の限界を示
すスタック領域201 の最小アドレス値（＝ａ）をスタッ
ク限界ポイントレジスタ13に保持しておき、スタック操
作によるデータ書き込みの都度、比較器14によって更新
後のスタックポインタレジスタ11の保持値（書き込むべ
きデータのアドレス値）とスタック限界ポイントレジス
タ13の保持値とを比較し、比較の結果、スタックポイン
タレジスタ11の保持値とスタック限界ポイントレジスタ
13の保持値とが一致すれば、直ちに比較器14の出力信号
をアクティブにし、これを受けた制御回路15が割り込み
によるエラー処理を行う。

【０００８】ところで、複数のプログラムを時分割で切
り換えながら並行に実行するデータ処理装置では、各プ
ログラムごとに独立してスタック操作を管理するために
複数のスタックポインタレジスタを備えている場合があ
る。

【０００９】図５は複数のスタックポインタレジスタを
備えた従来のデータ処理装置の要部構成を示すブロック
図である。図中11B,21B は８ビットのスタックポインタ
レジスタ、12B はスタックポインタレジスタ11B の保持
値の全８ビットを更新する加減算回路、22B はスタック
ポインタレジスタ21B の保持値の全８ビットを更新する
加減算回路であって、記憶領域20のうち、アドレス
“ａ”〜“ａ＋ｘ”のアドレス空間はスタック領域201
として割り付けられており、スタック領域201 以外のア
ドレス空間はスタック以外の目的に使用される領域であ
る。

【００１０】この場合、スタック領域201 を、スタック
ポインタレジスタ11B 及び加減算回路12B を用いたスタ
ック操作で書き込み／読み出しを行うアドレス空間と、
スタックポインタレジスタ21B 及び加減算回路22B を用
いたスタック操作で書き込み／読み出しを行うアドレス
空間とに分離しておき、スタックポインタレジスタ11B
と21B とに異なった初期値を設定しておく。図５では、
スタックポインタレジスタ21B の初期値はスタックポイ
ンタレジスタ11B の初期値より大きい。

【００１１】なお、S1-1〜S1-5はスタックポインタレジ
スタ11B を用いたスタック操作で書き込まれたデータ、
S2-1〜S2-4はスタックポインタレジスタ21B を用いたス
タック操作で書き込まれたデータを示す。

【００１２】次に、動作について説明する。スタック領
域201 以外の記憶領域20に割り付けられたプログラムを
実行し、このプログラムにスタックポインタレジスタ11
B を用いたスタック操作による書き込み命令が含まれて
いる場合、スタックポインタレジスタ11B の保持値の全
８ビットを加減算回路12B に読み込んでその値を“１”
だけデクリメントして更新し、更新されたスタックポイ
ンタ値が指定するアドレス位置にデータを書き込む。

【００１３】図５のように、スタックポインタレジスタ
11B 及び加減算回路12B を用いたスタック操作でアドレ
スの大きい方から“S1-1”，“S1-2”，“S1-3”, …と
データが書き込まれる都度、スタック領域51はアドレス
が小さい方の領域に伸びてスタックポインタレジスタ11
B の保持値が小さくなっていく。

【００１４】逆に、スタック操作でデータの読み出しを
行う場合、スタックポインタレジスタ11B の保持値の全
８ビットをアドレスとしてデータを読み出し、加減算回
路12B にスタックポインタレジスタ11B の保持値の全８
ビットを読み込んで、その値を“１”だけインクリメン
トしてスタックポインタレジスタ11B の保持値を更新す
る。

【００１５】スタックポインタレジスタ11B の保持値の
全８ビットがデータ“S1-5”のアドレスである場合、ス
タックポインタレジスタ11B 及び加減算回路12B を用い
たスタック操作でデータの読み出しが行われる都度、デ
ータは“S1-5”，“S1-4”，“S1-3”，…と順に読み出
されてスタックポインタレジスタ11B の保持値が大きく
なっていく。

【００１６】スタックポインタレジスタ21B 及び加減算
回路22B を用いたスタック操作時の動作は、スタックポ
インタレジスタ11B 及び加減算回路12B を用いたスタッ
ク操作時の動作と同様である。

【００１７】

【発明が解決しようとする課題】従来のデータ処理装置
は以上のような構成であるので、先のデータ処理装置
は、書き込み時にスタック領域の最小アドレスを越えて
データを書き込まないようにスタックポイント限界レジ
スタを設けているが、書き込み時と逆にアドレスが大き
くなる方に操作が進行する読み出し時に、プログラムミ
ス等によりスタック領域を越えてデータを読み出した場
合はスタック領域を越えたことを検出できず、スタック
領域以外から読み出したデータをデータを更新して元の
アドレスに書き込み、記憶内容を破壊してしまうという
危険性がある。

【００１８】また、スタック領域を越えて書き込みが行
われないようにしていても、複数のスタックポインタレ
ジスタを備えたデータ処理装置の場合、アドレスが大き
い側に割り付けられた一方のスタックポインタレジスタ
21B を用いたスタック操作で書き込むデータが予想以上
に増加した場合、スタックポインタレジスタ21B の保持
値が他方のスタックポインタレジスタ11B の初期値より
も小さくなり、スタックポインタレジスタ11B を用いた
スタック操作で書き込まれたデータを破壊する危険性が
ある。

【００１９】本発明はこのような問題点を解決するため
になされたものであって、スタック操作によるデータの
書き込み／読み出し時のいずれにおいても、スタック領
域を越えたスタック以外の目的に使用する他の記憶領域
又は複数のスタックを操作する場合における他のスタッ
クの記憶内容の破壊を防止するデータ処理装置の提供を
目的とする。

【００２０】

【課題を解決するための手段】第１の発明に係るデータ
処理装置は、スタックとして使用可能なスタック領域の
上限及び下限を示すアドレス値をそれぞれ記憶するレジ
スタを設け、このアドレス値とスタックポインタ値とを
比較してスタック領域の上限又は下限を越えたスタック
操作を禁止することを特徴とする。

【００２１】第２の発明に係るデータ処理装置は、複数
のスタックにそれぞれ対応するスタックポインタ値の一
部ビットを互いに異なる値に固定し、複数のスタック間
でスタックポインタ値が一致しないようにして複数のス
タック操作で使用する記憶領域が重なり合わないように
したことを特徴とする。

【００２２】第３の発明に係るデータ処理装置は、複数
のスタックが使用可能な領域の始点をそれぞれ示すスタ
ックポインタ値を連続したアドレス値に設定するととも
に、次の操作アドレスを指示すべくスタックポインタ値
に加減算する所定値をｎに設定し、各スタック領域がｎ
個分のアドレス間隔をおいて分散して割り付けられ、ｎ
個のスタック操作で使用する記憶領域が重なり合わない
ようにしたことを特徴とする。

【００２３】

【作用】第１の発明に係るデータ処理装置は、スタック
操作によるデータの読み出し／書き込みを実行する際、
スタックとして使用可能なスタック領域の上限又は下限
を示すアドレス値とスタックポインタ値とを比較し、ス
タックポインタ値がスタック領域の範囲内を指示する場
合は読み出し／書き込みを実行するが、スタックポイン
タ値がスタック領域以外のアドレスを指示する場合は読
み出し／書き込みを禁止する。

【００２４】第２の発明に係るデータ処理装置は、複数
のスタックを選択的に操作してデータの読み出し／書き
込みを並列的に処理する際、その一部ビットの値が固定
されているスタックポインタ値は他のスタックのスタッ
クポインタ値と一致することがなく、他のスタック領域
に対して読み出し／書き込みを行うことがない。

【００２５】第３の発明に係るデータ処理装置は、ｎ個
のスタックを選択的に操作してデータの読み出し／書き
込みを並列的に処理する際、連続したアドレス値をスタ
ック領域の始点とし、読み出し／書き込みの都度、ｎず
つ加減算して各スタック操作における読み出し／書き込
みの次の操作はｎ個分のアドレス間隔をおいたアドレス
位置に対して行う。

【００２６】

【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。図１は本発明に係るデータ処理装置（以
下、本発明装置という）の第１の実施例構成を示すブロ
ック図である。図中、図４に示す従来のデータ処理装置
と同一部分には同一符号を付してその説明を省略する。

【００２７】本実施例では、スタック領域201 のアドレ
ス空間の上限を示す最小アドレス値（＝ａ）を保持する
従来の限界ポイントレジスタ13に加えて、スタック領域
201のアドレス空間の下限を示す最大アドレス値（＝ａ
＋ｘ）を保持するベースレジスタ16を設けるとともに、
スタックポインタレジスタ11の保持値とベースレジスタ
16の保持値とを比較する第２の比較器17を設け、さらに
第１及び第２の比較器14,17 の出力と制御回路15との間
にORゲート18を設けている。

【００２８】次に、動作について説明する。スタック操
作によるデータの読み出し／書き込みの動作及びデータ
書き込み時に使用中のスタック領域201Aがスタック領域
201の上限を超え、他の用途に使用しているアドレス空
間202 の記憶内容が破壊されることを防止する動作は、
図４に示す従来のデータ処理装置の動作と同様であるの
で説明を省略する。

【００２９】ベースレジスタ16は、スタック領域201 の
下限を示す最大アドレス値、即ちスタックポインタレジ
スタ11の初期値を保持している。第２の比較器17はスタ
ック操作によるデータ読み込みの都度、更新前のスタッ
クポインタレジスタ11の保持値（読み出すべきデータの
アドレス値）とベースレジスタ16の保持値とを比較し、
比較結果が一致すれば、第２の比較器17の出力が直ちに
アクティブになる。これは、スタック領域201 の下限を
超え、他の用途に使用している他のアドレス空間203 の
記憶内容を読み出したことを示している。

【００３０】第２の比較器17の出力がアクティブになる
とORゲート18の出力がアクティブになり、これを受けた
制御回路15が割り込みによるエラー処理を行う。制御回
路15は、エラー処理を行う際、スタックポインタレジス
タ11の保持値を参照して第１の比較器14の出力と第２の
比較器17の出力のいずれがアクティブになったのかを判
断して対応するエラー処理を行う。

【００３１】図２は複数のスタックポインタレジスタを
備えた本発明装置の第２の実施例構成を示すブロック図
である。図中、図５に示す従来のデータ処理装置と同一
部分には同一符号を付してその説明を省略する。本実施
例では、８ビットのスタックポインタレジスタ11A,21A
の最下位ビットはそれぞれ“０”，“１”に固定されて
おり、加減算回路12A はスタックポインタレジスタ11A
の保持値の上位７ビットを更新し、加減算回路22A はス
タックポインタレジスタ21A の保持値の上位７ビットを
更新する。

【００３２】この場合、データ書き込み時にスタックポ
インタレジスタ11A,21A にそれぞれ設定される初期値
（“ａ＋ｘ−１”及び“ａ＋ｘ”）の上位７ビットは同
一値である。最下位が“０”，“１”であるので、全８
ビットが一致することはない。即ち、スタックレジスタ
が２個の場合、スタック領域201 の偶数アドレスをスタ
ックポインタレジスタ11A を用いたスタック操作に、ま
た奇数アドレスをスタックポインタレジスタ21A を用い
たスタック操作に使い分けることになる。

【００３３】次に、動作について説明する。まず、スタ
ックポインタレジスタ11A 及び加減算回路12A を用いた
スタック操作について説明する。スタック操作によるデ
ータ書き込み時には、加減算回路12A にスタックポイン
タレジスタ11A の上位７ビットを読み込み、その値から
“１”を減算してスタックポインタレジスタ11A の保持
値の上位７ビットを更新し、更新された７ビットを含む
スタックポインタレジスタ11A の保持値の全８ビットを
アドレスとしてデータを書き込む。

【００３４】逆に、スタック操作によるデータ読み出し
時には、スタックポインタレジスタ11A の全８ビットを
アドレスとしてデータを読み出し、加減算回路12A にス
タックポインタレジスタ11A の上位７ビットを読み込
み、その値に“１”を加算してスタックポインタレジス
タ11A の上位７ビットを更新する。

【００３５】スタックポインタレジスタ21A 及び加減算
回路22A を用いたスタック操作時の動作は、スタックポ
インタレジスタ11A 及び加減算回路12A を用いたスタッ
ク操作時と同様である。

【００３６】図２に示すように、スタックポインタレジ
スタ11A 及び加減算回路12A を用いたスタック操作によ
るデータ書き込み時には、“S1-1”，“S1-2”，“S1-
3”，…のデータが“ａ＋ｘ−１”，“ａ＋ｘ−３”，
“ａ＋ｘ−５”，…と１つおきのアドレスに順次書き込
まれて使用中のスタック領域はスタック領域の上方に伸
びていき、スタックポインタレジスタ11A の保持値が
“２”ずつ小さくなっていく。

【００３７】また、スタックポインタレジスタ11A 及び
加減算回路12A を用いたスタック操作によるデータ読み
出し時には、“S1-5”，“S1-4”，“S1-3”，…のデー
タは“ａ＋ｘ−９”，“ａ＋ｘ−７”，“ａ＋ｘ−
５”，…と１つおきのアドレスから順次読み出されて使
用中のスタック領域はスタック領域の下方に減じてい
き、スタックポインタレジスタ11A の保持値が“２”ず
つ大きくなっていく。

【００３８】なお、本実施例では２個のスタックポイン
タレジスタを使用したスタック操作について説明した
が、スタックポインタレジスタの数が３以上であって
も、固定値のビット数を増すことにより複数のスタック
が互いに重なり合わないようにすることができる。例え
ば、４個のスタックポインタレジスタを備えている場
合、下位の２ビットを“00”，“01”，“10”，“11”
にそれぞれ固定すればよい。

【００３９】また、本実施例では１つのアドレス値で指
定される１つの記憶領域に対してのみ一度に読み書きで
きる場合について説明したが、１つのアドレス値で指定
される複数の記憶領域に対して一度に読み書きする場合
にも適用可能であって、その場合は固定するビットの位
置を、複数の記憶領域を区別するための下位以外の位置
に定めればよい。例えば、２個のスタックポインタレジ
スタを備え、１つのアドレス値で指定される４つの記憶
領域に対して一度に読み書きする場合、各スタックポイ
ンタレジスタの下位２ビットは、一度に読み書きする４
つの記憶領域の区別を示すビットであるため値を固定す
ることはできないので、最下位から３ビット目より上位
の位置のビットを固定値に設定する。

【００４０】図３は、ｎ個のスタックポインタレジスタ
を備えた本発明装置の第３の実施例の要部構成を示すブ
ロック図である。図５に示す従来のデータ処理装置及び
第２の実施例と同一部分には同一符号を付してその説明
を省略する。本実施例では、８ビットのスタックポイン
タレジスタ11A,21A,…,n1Aの初期値は連続したアドレス
値“a+x-n+1 ”，“a+x-n+2 ”，…，“a+x ”に設定さ
れており、加減算回路12A,22A,n2A はそれぞれスタック
ポインタレジスタ11A,21A,n1A の保持値の全８ビットを
読み込み、この値に“ｎ”を加減算してスタックポイン
タレジスタ11A,21A,n1A の保持値を更新する。

【００４１】即ち、各スタックポインタレジスタ11A,21
A,n1A はスタック領域201 の“ｎ”おきのアドレス空間
を使用するように設定されるので、ｎ個のスタック操作
において互いに使用するスタック領域は重なり合わな
い。

【００４２】次に、動作について説明する。スタック操
作によるデータの読み出し／書き込みの動作は、更新時
に加減算する値が“ｎ”である点以外は図５に示す従来
のデータ処理装置の動作と同様であるので説明を省略す
る。

【００４３】図３に示すように、スタックポインタレジ
スタ11A 及び加減算回路12A を用いたスタック操作によ
るデータ書き込み時には、“S1-1”，“S1-2”，…,
“S1-n”のデータが“a+x-n+1 ”，“a+x-2n+1”，…,
“ａ”と“ｎ”おきのアドレスに順次書き込まれて使用
中のスタック領域はスタック領域の上方に伸びていき、
スタックポインタレジスタ11A の保持値が“ｎ”ずつ小
さくなっていく。

【００４４】また、スタックポインタレジスタ11A 及び
加減算回路12A を用いたスタック操作によるデータ読み
出し時には、“S1-n”，…, “S1-2”，“S1-1”のデー
タは“ａ”，…, “a+x-2n+1”，“a+x-n+1 ”，…と
“ｎ”おきのアドレスから順次読み出されて使用中のス
タック領域はスタック領域の下方に減じていき、スタッ
クポインタレジスタ11A の保持値が“ｎ”ずつ大きくな
っていく。

【００４５】他のスタックポインタレジスタ21A,…,n1A
及び加減算回路22A,…,n2Aを用いたスタック操作時の動
作は、スタックポインタレジスタ11A 及び加減算回路12
A を用いたスタック操作時と同様である。

【００４６】

【発明の効果】以上のように、第１の本発明装置は、ス
タック領域の上限のみならず下限を示すアドレス値とス
タックポインタ値とを、スタック操作によるデータの読
み出し／書き込みの都度、比較して一致した場合は読み
出し／書き込みを禁止するのでスタック領域以外の記憶
領域からのデータ読み出しによる記憶内容の破壊を防止
するという優れた効果を奏する。

【００４７】また、第２の本発明装置は、複数のスタッ
ク操作に使用される複数のスタックポインタ値の一部ビ
ットを互いに異なる値に固定してスタックポインタ値が
増減した場合にも同一値とならないようにしたので、複
数のスタック操作で使用する記憶領域が重なり合うこと
がなく、他のスタック操作による記憶内容の破壊を防止
するという優れた効果を奏する。

【００４８】さらに、第３の本発明装置は、ｎ個のスタ
ック操作に使用されるｎ個のスタックポインタ値を連続
したアドレス値に設定するとともに次の操作アドレスを
指示すべくスタックポインタ値に“ｎ”を加減算するの
で、ｎ個のスタック操作で使用する記憶領域が重なり合
うことがなく、他のスタック操作による記憶内容の破壊
を防止するという優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明装置の第１の実施例の要部構成を示すブ
ロック図である。

【図２】本発明装置の第２の実施例の要部構成を示すブ
ロック図である。

【図３】本発明装置の第３の実施例の要部構成を示すブ
ロック図である。

【図４】従来のデータ処理装置の一例の要部構成を示す
ブロック図である。

【図５】従来のデータ処理装置の他の例の要部構成を示
すブロック図である。

【符号の説明】

10A データ処理部 11A,21A,…,n1A スタックポインタレジスタ 12A,22A,…,n2A 加減算回路 16 ベースレジスタ 17 比較器 18 ORゲート 20 記憶領域 200 スタック領域

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【手続補正書】

【提出日】平成４年１１月４日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正内容】

【００１３】図５のように、スタックポインタレジスタ
11B 及び加減算回路12B を用いたスタック操作でアドレ
スの大きい方から“S1-1”，“S1-2”，“S1-3”, …と
データが書き込まれる都度、スタック領域はアドレスが
小さい方の領域に伸びてスタックポインタレジスタ11B
の保持値が小さくなっていく。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】

【発明が解決しようとする課題】従来のデータ処理装置
は以上のような構成であるので、先のデータ処理装置
は、書き込み時にスタック領域の最小アドレスを越えて
データを書き込まないようにスタックポイント限界レジ
スタを設けているが、書き込み時と逆にアドレスが大き
くなる方に操作が進行する読み出し時に、プログラムミ
ス等によりスタック領域を越えてデータを読み出した場
合はスタック領域を越えたことを検出できず、スタック
領域以外から読み出したデータを更新して元のアドレス
に書き込み、記憶内容を破壊してしまうという危険性が
ある。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００３９

【補正方法】変更

【補正内容】

【００３９】また、本実施例では１つのアドレス値で指
定される１つの記憶領域に対してのみ一度に読み書きで
きる場合について説明したが、１つのアドレス値で指定
される複数の記憶領域に対して一度に読み書きする場合
にも適用可能であって、その場合は固定するビットの位
置を、複数の記憶領域を区別するための下位ビット以外
の位置に定めればよい。例えば、２個のスタックポイン
タレジスタを備え、１つのアドレス値で指定される４つ
の記憶領域に対して一度に読み書きする場合、各スタッ
クポインタレジスタの下位２ビットは、一度に読み書き
する４つの記憶領域の区別を示すビットであるため値を
固定することはできないので、最下位から３ビット目よ
り上位の位置のビットを固定値に設定する。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００４６

【補正方法】変更

【補正内容】

【００４６】

【発明の効果】以上のように、第１の本発明装置は、ス
タック領域の上限のみならず下限を示すアドレス値とス
タックポインタ値とを、スタック操作によるデータの読
み出し／書き込みの都度、比較して一致した場合は読み
出し／書き込みを禁止するのでスタック領域以外の記憶
領域からのデータ読み出し／書き込みによる記憶内容の
破壊を防止するという優れた効果を奏する。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００４８

【補正方法】変更

【補正内容】

【００４８】さらに、第３の本発明装置は、ｎ個のスタ
ック操作に使用されるｎ個のスタックポインタ値の始点
を連続したアドレス値に設定するとともに次の操作アド
レスを指示すべくスタックポインタ値に“ｎ”を加減算
するので、ｎ個のスタック操作で使用する記憶領域が重
なり合うことがなく、他のスタック操作による記憶内容
の破壊を防止するという優れた効果を奏する。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】符号の説明

【補正方法】変更

【補正内容】

【符号の説明】 10A データ処理部 11A,21A,…,n1A スタックポインタレジスタ 12A,22A,…,n2A 加減算回路 16 ベースレジスタ 17 比較器 18 ORゲート 20 記憶領域201 スタック領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 畑 雅之 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 スタック操作によるデータの読み出し／
   書き込みを実行する際、スタックポインタ値に所定値を
   加減算して次に操作すべきアドレスを指示するデータ処
   理装置において、スタックとして使用可能なアドレス空
   間の上限を示すアドレス値を保持する第１のレジスタ
   と、該アドレス空間の下限を示すアドレス値を保持する
   第２のレジスタと、スタックポインタ値と読み出し又は
   書き込みの別に応じて第１又は第２のレジスタの保持値
   とを比較する手段と、比較の結果に従って、データの読
   み出し／書き込みを禁止する手段とを備えたことを特徴
   とするデータ処理装置。
2. 【請求項２】 複数のスタックの選択的操作によるデー
   タの読み出し／書き込みを行うとともに、各スタックに
   対応するスタックポインタ値に所定値を加減算して次に
   操作すべきアドレスを指示するデータ処理装置におい
   て、前記スタックポインタ値の一部ビットが互いに他と
   異なる値に固定されていることを特徴とするデータ処理
   装置。
3. 【請求項３】 ｎ個（ｎは２以上の自然数）のスタック
   の選択的操作によるデータの読み出し／書き込みを行う
   とともに、各スタックに対応するスタックポインタ値に
   所定値を加減算して次に操作すべきアドレスを指示する
   データ処理装置において、各スタックの使用可能領域の
   始点を示すスタックポインタ値が連続するアドレス値に
   設定されているとともに、前記所定値がｎに設定されて
   いることを特徴とするデータ処理装置。