JPH06204246A - コンタクトを含む半導体デバイスとその製造方法 - Google Patents

コンタクトを含む半導体デバイスとその製造方法

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JPH06204246A
JPH06204246A JP5226147A JP22614793A JPH06204246A JP H06204246 A JPH06204246 A JP H06204246A JP 5226147 A JP5226147 A JP 5226147A JP 22614793 A JP22614793 A JP 22614793A JP H06204246 A JPH06204246 A JP H06204246A
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Abstract

(57)【要約】 （修正有） 【目的】 コンタクトを含む半導体デバイスとその製造
方法を提供する。 【構成】 耐火性金属コンタクトを含むデバイスの製造
法において、（ａ）酸化物層４上に配置されたドープト
ポリシリコン領域６を有するシリコン基板２を設ける段
階と、（ｂ）領域６と基板２の上に誘電層１４を配置す
る段階と、（ｃ）領域６の一部と基板２の横方向に隣接
した部分とを露出するコンタクトホール１６を誘電層１
４の中に形成する段階と、（ｄ）コンタクト２０を前記
コンタクトホール１６の中に選択的に付着して領域６と
基板２とを相互に接続する段階とを含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンタクトを含む半導体
デバイスおよびこの種の半導体デバイスを製造する方法
に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ半導体デバイスおよびその製法
においては、ポリシリコンゲート層と一体的に接続した
ポリシリコン信号線路としてのポリシリコンと、デバイ
スの活性領域としてのシリコン基板中のドープト領域の
拡散シリコンとの間にコンタクトを使用する事は公知で
ある。このようなポリシリコン／拡散シリコンコンタク
トは、従来はポリシリコンと拡散シリコンとに重なり合
う誘電層の中に２つのコンタクトホールを形成し、一方
のコンタクトホールがポリシリコンの上側面まで下降
し、他方のコンタクトホールが前記第１コンタクトホー
ルから離間されて拡散シリコンまで下降する事によって
製造された。次にこれらの２つのコンタクトホールの中
に金属ワイヤを配置し、このワイヤをこれらのコンタク
トホールの間に誘電層領域の上に配置する。この公知の
構造は、２つのコンタクトを絶縁する必要から相互離間
要件を満たさなければならないというレイアウト上の欠
点がある。
【０００３】またポリシリコンを拡散シリコンに接続す
るストラップとして例えば窒化チタンまたはチタンシリ
サイドの局所的接続層を使用し、このストラップをポリ
シリコンと拡散シリコンとの上側面に延在させる方法が
公知である。この局所的接続層はポリシリコンのパター
ン処理後に、しかし誘電層の付着前に実施されるので、
ストラップが誘電層によって被覆される。この製造工程
は、局所的接続層のために追加的付着段階とエッチング
段階とを必要とするので比較的複雑な欠点がある。
【０００４】さらに、ポリシリコンと活性シリコンとの
間のゲート酸化物を局所的に除去し、埋設コンタクトと
しての直接導電コンタクトを形成する方法が公知であ
る。しかしこの方法はＮ＋ポリシリコンをＮ＋活性シリ
コンに接続する場合に限定される。なぜかならば、反対
型のシリコンを接続しようとすれば、８００℃以上での
次の加熱処理段階が拡散シリコンの中に寄生ダイオード
を形成させるからである。
【０００５】またアルミニウムを誘電層中のコンタクト
ホールの中にスパッタリングによって付着させ、ポリシ
リコンすなわち信号線路まで、または拡散シリコン基板
すなわち活性領域まで延在させる事によってアルミニウ
ム金属コンタクトを使用する方法が公知である。またポ
リシリコンと拡散シリコンとの双方に延在するストラッ
プ状の金属アルミニウムコンタクトを形成する事によっ
てポリシリコンと拡散シリコンとの間にコンタクトを形
成する方法が提案された。しかしこのようなアルミニウ
ムコンタクトは、アルミニウムによって有効な電気接続
を有するコンタクトを確実に形成するために、コンタク
トホールおよびコンタクトの横方向サイズが比較的大に
なる欠点がある。
【０００６】
【課題を解決するための手段】本発明は、シリコン基板
と、前記シリコン基板上の酸化物層と、前記酸化物層上
に配置されたドープトポリシリコン領域と、前記ドープ
トポリシリコン領域および前記シリコン基板の上に配置
された誘電層と、前記誘電層の中に形成されて前記ドー
プトポリシリコン領域と前記シリコン基板のそれぞれ横
方向隣接部分の上に延在するコンタクトホールと、前記
コンタクトホールの中に選択的に配置されて前記隣接部
分を相互に接続するコンタクトとを含む半導体デバイス
を提供する。
【０００７】また本発明は、耐火性金属コンタクトを含
む半導体デバイスの製造法において、前記方法は、
（ａ）酸化物層を有し前記酸化物層上に配置されたドー
プトポリシリコン領域を有する半導体基板を設ける段階
と、（ｂ）前記ドープトポリシリコン領域と前記シリコ
ン基板との上に誘電層を堆積する段階と、（ｃ）前記ド
ープトポリシリコン領域の一部と前記シリコン基板の横
方向に隣接した部分とを露出するコンタクトホールを前
記誘電層の中に形成する段階と、（ｄ）コンタクトを前
記コンタクトホールの中に選択的に堆積して前記ドープ
トポリシリコン領域と前記シリコン基板とを相互に接続
する段階とを含む方法を提供する。
【０００８】
【実施例】図１乃至図５には、本発明の第１実施態様に
よる半導体デバイスの製造工程順序を示す。拡散シリコ
ンの基板２は、その上に５０乃至５００オングストロー
ムの厚さ、好ましくは約２００オングストロームの厚さ
を有するように成長されたゲート酸化物層４を備える。
次に、形成される半導体に対応してＮ＋またはＰ＋ドー
パントを使用するドープトポリシリコン領域６がゲート
酸化物層４の上に成長させられ、パタン処理される。完
成した半導体デバイスにおいてドープトポリシリコン領
域６は信号線路として作用し、トランジスタのソース領
域およびドレン領域の上方においてゲート酸化物層４上
に配置されたポリシリコンのトランジスタゲートと一体
的に接続される。ポリシリコン領域６は好ましくは１０
００乃至６０００オングストローム、さらに好ましくは
約３０００オングストロームの厚さを有する。初期構造
を図１に示す。図２に図示のように、ポリシリコン領域
６の両側に必要極性の活性注入領域８、１０を形成する
ように、シリコン基板の中にドーパントを注入する。こ
れらの領域８、１０はドープトポリシリコン領域６と同
一極性または反対極性とする事ができる。ポリシリコン
領域６は、その下方の領域１２をドーパント注入から遮
蔽する。次に好ましくは流動性酸化物から成る誘電層１
４がポリシリコン領域６と注入領域８、１０上に延在す
るゲート酸化物層４との上に配置され、次にこの誘電層
１４が公知のようにして濃密化される。好ましくは誘電
層１４は４０００乃至１２０００オングストローム、さ
らに好ましくは７５００オングストロームの付着厚さを
有する（この厚さは誘電層のその後の流動後に変動す
る）。得られた構造を図３に示す。次に図４に図示のよ
うに、酸化物誘電層１４とゲート酸化物層４との中に公
知のようにコンタクトホール１６がエッチングされ、こ
のコンタクトホールは、相互に横方向に隣接したポリシ
リコン領域６の一部とシリコン基板２の注入領域１０の
一部の双方をカバーするように配置される。好ましくは
このコンタクトホールのエッチングは、４トールまでの
圧、代表的には０．０５乃至３トールの範囲内圧でフッ
素および炭素を含有するプラズマの中で実施される乾燥
エッチングとする。この実施態様およびその他の各実施
態様において、このコンタクトホールのエッチングは、
１段階のエッチングが実施されポリシリコンがエッチン
グされないように制御される。しかし多エッチング段階
工程を使用する事もできる。すなわち、ポリシリコンゲ
ートまでエッチングし、次にシリコンを除去する事なく
シリコン基板まで下降する事ができる。次にシリコン構
造に対して流動処理を実施する。この処理において、例
えば急速熱焼きなましによって構造を加熱して誘電層１
４を流動させてコンタクトホール１６の平滑縁１８を形
成し、このコンタクトホールの中への次の耐火性金属の
付着を容易にする。次に、図５に図示のように、耐火性
金属、例えばタングステンを選択的にコンタクトホール
１６の中に付着させて、ポリシリコン領域６をシリコン
基板２の注入領域１０に接続するタングステン突合わせ
コンタクト２０を形成する。タングステン突き合わせコ
ンタクト２０は例えばアルミニウムのダミー金属パッド
（図示されず）によって被覆する事ができ、また誘電層
の上に通常の接続層が形成される時に同時にダミー金属
パッドが形成される。あるいはコンタクト２０を金属酸
化物層に接続して、金属−ポリシリコン−シリコン基板
コンタクトを生じる事ができる。
【０００９】本発明の第２の実施例を図６乃至図１１に
示す。この第２の実施例は第１の実施例の変形である。
第２の実施例において、初期構造は第１の実施例と同様
であって、この場合、シリコン基板２２上にゲート酸化
物層２４が成長させられ、次にドープトポリシリコン領
域２６が前記のゲート酸化物層２４上に成長されパタン
処理されている。図７に図示のように、厚さ２００乃至
１０００オングストローム、さらに好ましくは約４００
オングストロームの厚さのシリコン窒化層２８がポリシ
リコン領域２６およびゲート酸化物層２４の露出部分の
上に配置されている。次に注入段階が実施され、軽度に
ドーピングされた領域２９、３０がシリコン基板２２の
中に、ポリシリコン領域２６の両側に形成される。これ
らの軽度ドープト領域２９、３０はポリシリコン領域２
６から側方に、シリコン窒化層２８の厚さに等しい距離
だけ離間され、このシリコン窒化層２８はトンネル効果
またはホットエレクトロン効果を低下させるように作用
する。得られた構造を図７に示す。次に図８に示すよう
に、誘電層、例えば酸化物層がシリコン窒化層２８上に
形成され、次にこの誘電層が異方性的にエッチングされ
て、ポリシリコン領域２６の両側に誘電物質の側壁スペ
ーサ３１、３２を形成する。これらの側壁スペーサ３
１、３２はその下端において約２０００オングストロー
ムの幅を有する。側壁スペーサ３１、３２が形成された
後に、ドーパントがシリコン基板２２とそれぞれの軽度
ドープト領域２９、３０の中に注入されて、ポリシリコ
ン領域２６の両側に注入領域３４、３６を形成する。各
注入領域３４、３６はそれぞれの隣接軽度ドープト領域
２９、３０と同一極性を有し、それぞれ側壁スペーサ３
１、３２によってマスキングされない軽度ドープト領域
２９、３０の部分の上に重ね合される。従って注入領域
３４、３６はそれぞれの側壁スペーサ３１、３２の縁に
よって画成される縁を有し、これらの側壁スペーサ３
１、３２はそれぞれの下方の軽度ドープトシリコン領域
２９、３０を遮蔽するように作用した。
【００１０】次に誘電層４２が図８の構造上に付着され
て図９に図示の構造を形成し、次にこの誘電層４２が公
知のようにして濃密化される。次に、図１０に図示のよ
うに、誘電層４２の中にコンタクトホール４４がエッチ
ングされ、この誘電層４２を第１の実施例と同様に流動
化させてコンタクトホール４４の流動縁４６を形成す
る。コンタクトホール４４は（第１実施態様について述
べたのと同様して）、誘電層４２と、ポリシリコン領域
２６の上に延在するシリコン窒化層２８と、さらに注入
領域３６および軽度ドープト領域３０の上に配置された
ゲート酸化物層２４とを通してエッチングされる。この
コンタクトホール４４の形成に際して側壁スペーサ３２
を除去する事ができる。酸化物側壁スペーサ３１、３２
が部分的にのみ除去される場合、エッチング工程は酸化
物側壁スペーサの表面を表面ポリマー付着および／また
は表面損傷によって調整するように作用し、従って次の
タングステン付着はポリシリコンから、側壁スペーサお
よび活性シリコン面まで連続フィルムを成して生じる。
得られた構造を図１０に示し、この図から明らかなよう
に、ポリシリコン領域２６とシリコン基板の注入領域と
の横方向隣接部分がコンタクトホール４４によって露出
されている。次に、ポリシリコン領域２６、注入領域３
６および軽度ドープト領域２９の露出部分をカバーする
タングステンコンタクト５０を選択的に付着させる事に
よりコンタクトホール４４が充填される。第１の実施例
と同様に、タングステン突き合わせコンタクトの頂上は
図１１に図示のダミー金属層５２によってカバーされ、
またはこの金属層に接続される。
【００１１】他の実施例においては、注入領域の前に軽
度ドープト領域を形成する代わりに、側壁スペーサ形成
のための異方性エッチング段階後に注入領域３４、３６
を形成し、これらの側壁スペーサが軽度ドーピングされ
るべき領域を遮蔽する事ができる。この注入段階におい
て使用されるホトレジストをその位置に放置し、次に湿
式エッチングを実施して側壁スペーサ３１、３２を除去
する。次に軽度ドープトエッチングを実施して軽度ドー
プト領域２９、３０を形成する。
【００１２】第２の実施例において、軽度ドープト領域
２９、３０をポリシリコン領域２６に対して側方に離間
するため、またスペーサを形成するための異方性エッチ
ングに際してエッチングストッパーとして作用するため
に、シリコン窒化層２８が使用される。さらに残余のシ
リコン窒化層２８は、「タングステンコンタクトを含む
半導体デバイスおよびその製造法」と題する出願人のＥ
Ｐ−Ａ−０３９１５６２に記載のように、タングステン
突き合わせコンタクトに隣接する密封層として作用し、
ゲート酸化物／シリコン界面に沿った窒化タングステン
の形成を禁止する。
【００１３】本発明の第３の実施例は図１２乃至図１５
に図示されている。この実施例は第２の実施例の変形で
ある。この第３の実施例において、側壁スペーサの形
成、軽度ドープト領域の形成およびスペーサに隣接した
注入領域の形成までの処理段階順序は第２の実施例と同
様である。図１２に示す構造においては、シリコン基板
５２にゲート酸化物層５４が配置され、このゲート酸化
物層５４の上にポリシリコン領域５６が配置される。ポ
リシリコン層５６とゲート酸化物層５４との上にシリコ
ン窒化層５８が延在し、また側壁スペーサ６０、６２が
ポリシリコン領域５６の両側に形成されている。ポリシ
リコン領域５６の両側においてシリコン基板５２の中
に、注入領域６４、６６と、軽度ドープト領域６８、７
０とが配置されている。図１３においては、第２シリコ
ン窒化層７２がポリシリコン層５６、側壁スペーサ６
０、６２および第１シリコン窒化層５８の上に配置さ
れ、次にこの第２シリコン窒化層７２の上に誘電層７４
が配置されて濃密化される。図１４に図示のように、誘
電層７４、シリコン窒化層７２、５８、側壁スペーサ６
２およびゲート酸化物層５４を通してコンタクトホール
７６がエッチングされて、ポリシリコン領域５６の一部
と、これに隣接した注入領域６６および軽度ドープト領
域７０とを露出する。エッチングは第１の実施例につい
て述べたのと同様にして実施する事ができる。次にコン
タクトホール７６の中のタングステン付着を容易にする
ため、誘電物質７４を流動させて流動縁７８を形成す
る。図１５に図示のように、次にタングステンを選択的
にコンタクトホール７６の中に付着させてタングステン
突き合わせコンタクト８０を形成し、次にこのコンタク
ト８０をダミー金属層８２によってカバーしまたは金属
層と接続させる。
【００１４】この第３の実施例においては、第２シリコ
ン窒化層７２が注入領域６４、６６の上方において第１
窒化物層５８を補強し、側壁スペーサを形成するための
エッチング段階において第１窒化物層の中に形成されう
る貫通穴を遮蔽する。この第２シリコン窒化層７２は、
エッチング後に十分厚さのシリコン窒化層が残存してゲ
ート酸化物との界面を密封するように成す。第１シリコ
ン窒化層５８の厚さは、第２の実施例においても第３の
実施例においても軽度ドープト領域をゲートから必要程
度に横方向に離間させるように選択される。しかしこの
間隔が小さい場合、第１シリコン窒化層５８は、エッチ
ング中にその中に形成される穴が下方の誘電体まで延在
する事を防止する程度に厚くない場合が有り得る。この
第３の実施例のように第２シリコン窒化層を使用する事
によりこの問題が解決される。また第３の実施例におい
ては出願人の先行ＥＰ−Ａ−０３９１５６２について前
述したように、第２シリコン窒化層はタングステン突き
合わせコンタクトに隣接した密封層として作用する。
【００１５】本発明の第４の実施例を図１６乃至図１９
に示す。この実施例は第３の実施例の変形であって、第
３の実施例においてはポリシリコン領域とゲート酸化物
層との上に配置されている第１シリコン窒化層が存在し
ない事が相違する。第４の実施例においては、第１シリ
コン窒化層を省略する事以外は側壁スペーサの形成、軽
度ドープト領域の形成およびスペーサに隣接した注入領
域の形成までの各段階は第３の実施例と同様である。図
１６の構造においてはシリコン基板９２の上にゲート酸
化物層９４が配置され、このゲート酸化物層９４の上に
ポリシリコン領域９６が配置されている。ポリシリコン
領域９６の両側に側壁スペーサ９８、１００が形成され
ている。ポリシリコン領域９６の両側に、シリコン基板
９２の中に注入領域１０２、１０４と軽度ドープト領域
１０６、１０８が配置されている。図１７においては、
ポリシリコン領域９６、側壁スペーサ９８、１００およ
びゲート酸化物層９４の上にシリコン窒化層１１０が配
置されている。図１８において、誘電層１１２がシリコ
ン窒化層１１０の上に配置され、次に濃縮される。図１
９に図示のように、誘電層１１２と、シリコン窒化層１
１０と、側壁スペーサ１００とゲート酸化物層９４とを
通してコンタクトホール１１４がエッチングされて、ポ
リシリコン領域９６の一部と、側方に隣接する注入領域
１０４および軽度ドープト領域１０８とを露出する。エ
ッチングは第１の実施例について述べたのと同様に実施
できる。コンタクトホール１１４の中の選択的タングス
テン付着を容易にするため、誘電物質１１２を流動させ
て流動縁１１６を形成する。次にタングステンをコンタ
クトホール１１４の中に選択的に付着させてタングステ
ン突き合わせコンタクト１１８を形成し、次にこのコン
タクト１１８をダミー金属層１２０によってカバーしま
たは金属層に接続させる。
【００１６】
【発明の効果】第４の実施例の方法および構造は、軽度
ドープト領域をポリシリコンゲートから側方に離間する
必要のない場合に使用される。
【００１７】本発明による半導体デバイスおよびその製
造法は先行技術に比べて多くの利点を有する。ポリシリ
コン領域と拡散シリコン領域とを接続するタングステン
突き合わせコンタクトは、半導体デバイスの他の部分が
通常のＣＭＯＳ製造段階を使用して製造されまたこのＣ
ＭＯＳ構造が誘電体層の上方の金属接続層に対して特定
のシリコン領域を接続するためのタングステンプラグを
含むならば、余分の工程段階を使用しないで形成する事
ができる。タングステン突き合わせコンタクトのコンタ
クトホールは他のタングステンプラグのコンタクトホー
ルと同時に形成する事ができ、またタングステンは簡単
な工程段階において選択的に付着させる事ができる。ま
たダミー金属パッドは、接続金属層の形成と同時にタン
グステン突き合わせコンタクトの上に配置する事ができ
る。
【００１８】タングステンを使用する事により、最小限
横方向サイズの突き合わせコンタクトを製造する事が可
能となり、その横方向サイズは工程のホトリソグラフィ
ー能力によってのみ制限される。これはタングステン突
き合わせコンタクトが実質的に垂直なコンタクトホール
の中に選択的に配置され得るからである。
【００１９】またアルミニウムの使用に対するタングス
テンなどの耐火性金属の使用の利点は、得られた突き合
わせコンタクトの横方向サイズが縮小される事にある。
突き合わせコンタクトを形成するためにタングステンが
使用される場合、デバイスの横方向サイズはアルミニウ
ムを使用する場合に必要なサイズに比べて低減される。
アルミニウムを使用する場合、接続パタンの描写中にコ
ンタクトのエッチングを防ぐためにアルミニウムによっ
てあらゆる側面からコンタクトを包囲する必要があり、
また金属のステップカバリジを改良するためにコンタク
トの頂部を底部よりも大きなサイズとする必要があるか
らである。さらに、タングステンおよびその他の耐火性
金属の高融点および低シリコン拡散係数の結果、これら
の金属は多層金属接続システムにおいてアルミニウムよ
りも優れている。
【００２０】本発明はタングステンの使用に限定するも
のでなく、低いドーパント拡散を示しまたコンタクトホ
ール中に選択的に付着され得る任意の耐火性金属を使用
して実施する事ができる。このような選択的付着性耐火
性金属の例はタングステン、銅、モリブデンおよびタン
タルである。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体デバイスの
製造段階を順次に示すシリコンウエーハ構造の断面図。
【図２】本発明の第１の実施例による半導体デバイスの
製造段階を順次に示すシリコンウエーハ構造の断面図。
【図３】本発明の第１の実施例による半導体デバイスの
製造段階を順次に示すシリコンウエーハ構造の断面図。
【図４】本発明の第１の実施例による半導体デバイスの
製造段階を順次に示すシリコンウエーハ構造の断面図。
【図５】本発明の第１の実施例による半導体デバイスの
製造段階を順次に示すシリコンウエーハ構造の断面図。
【図６】本発明の第２の実施例による半導体デバイスの
製造段階を順次に示すシリコンウエーハ構造の断面図。
【図７】本発明の第２の実施例による半導体デバイスの
製造段階を順次に示すシリコンウエーハ構造の断面図。
【図８】本発明の第２の実施例による半導体デバイスの
製造段階を順次に示すシリコンウエーハ構造の断面図。
【図９】本発明の第２の実施例による半導体デバイスの
製造段階を順次に示すシリコンウエーハ構造の断面図。
【図１０】本発明の第２の実施例による半導体デバイス
の製造段階を順次に示すシリコンウエーハ構造の断面
図。
【図１１】本発明の第２の実施例による半導体デバイス
の製造段階を順次に示すシリコンウエーハ構造の断面
図。
【図１２】本発明の第３の実施例による半導体デバイス
の製造段階を順次に示すシリコンウエーハ構造の断面
図。
【図１３】本発明の第３の実施例による半導体デバイス
の製造段階を順次に示すシリコンウエーハ構造の断面
図。
【図１４】本発明の第３の実施例による半導体デバイス
の製造段階を順次に示すシリコンウエーハ構造の断面
図。
【図１５】本発明の第３の実施例による半導体デバイス
の製造段階を順次に示すシリコンウエーハ構造の断面
図。
【図１６】本発明の第４の実施例による半導体デバイス
の製造段階を順次に示すシリコンウエーハ構造の断面
図。
【図１７】本発明の第４の実施例による半導体デバイス
の製造段階を順次に示すシリコンウエーハ構造の断面
図。
【図１８】本発明の第４の実施例による半導体デバイス
の製造段階を順次に示すシリコンウエーハ構造の断面
図。
【図１９】本発明の第４の実施例による半導体デバイス
の製造段階を順次に示すシリコンウエーハ構造の断面
図。
【符号の説明】
２、２２、５２、９２ シリコン拡散基板 ４、２４、５４、９４ 酸化物層 ６、２６、５６、９６ ドープトポリシリコン領域 ８、１０、３４、３６、６４、６６、１０２、１０４
注入領域 １６、４４、７６、１１４ コンタクトホール ２０、５０、８０、１１８ コンタクト ２９、３０、６８、７０、１０６、１０８ 軽度ドープ
ト注入領域 １４、４２、７４、１１２ 誘電層 ２８ 第１シリコン窒化層 ７２、１１０ 第２シリコン窒化層 ３１、３２、６０、６２、９８、１００ 側壁スペーサ ５２、８２、１２０ ダミー金属キャップ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 21/90 Ｄ 7514−4Ｍ 27/092 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｆ

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】シリコン基板と、前記シリコン基板上の酸
    化物層と、前記酸化物層上に配置されたドープトポリシ
    リコン領域と、前記ドープトポリシリコン領域および前
    記シリコン基板の上に配置された誘電層と、前記誘電層
    の中に形成されて前記ドープトポリシリコン領域と前記
    シリコン基板のそれぞれ横方向隣接部分の上に延在する
    コンタクトホールと、前記コンタクトホールの中に選択
    的に配置されて前記隣接部分を相互に接続するコンタク
    トとを含む事を特徴とする半導体デバイス。
  2. 【請求項２】さらに前記コンタクトの上側面と前記誘電
    層の上側面の隣接部分とをカバーする金属キャップ層と
    を含むことを特徴とする請求項１に記載の半導体デバイ
    ス。
  3. 【請求項３】さらに、コンタクトと接触しないドープト
    ポリシリコン領域の部分をカバーするシリコン窒化層を
    含むことを特徴とする請求項１または２に記載の半導体
    デバイス。
  4. 【請求項４】コンタクトと反対側のドープトポリシリコ
    ン領域の側面に隣接して前記シリコン窒化層上に配置さ
    れた側壁スペーサを含むことを特徴とする請求項３に記
    載の半導体デバイス。
  5. 【請求項５】前記側壁スペーサとコンタクトはそれぞれ
    シリコン基板中の軽度ドープト注入領域の上方に配置さ
    れることを特徴とする請求項４に記載の半導体デバイ
    ス。
  6. 【請求項６】前記側壁スペーサと前記第１シリコン窒化
    層とをカバーする第２シリコン窒化層を含むことを特徴
    とする請求項４または５のいずれかに記載の半導体デバ
    イス。
  7. 【請求項７】前記ドーピングされたポリシリコン領域お
    よびシリコン基板部分は反対極性のドーパントによって
    ドーピングされることを特徴とする請求項１乃至６のい
    ずれかに記載の半導体デバイス。
  8. 【請求項８】コンタクトがタングステンから成ることを
    特徴とする請求項１乃至７のいずれかに記載の半導体デ
    バイス。
  9. 【請求項９】耐火性金属コンタクトを含む半導体デバイ
    スの製造法において、前記方法は、 （ａ）酸化物層と前記酸化物層上に配置されたドープト
    ポリシリコン領域とを有する半導体基板を設ける段階
    と、 （ｂ）前記ドープトポリシリコン領域と前記シリコン基
    板との上に誘電層を堆積する段階と、 （ｃ）前記ドープトポリシリコン領域の一部と前記シリ
    コン基板の横方向に隣接した部分とを露出するコンタク
    トホールを前記誘電層の中に形成する段階と、 （ｄ）コンタクトを前記コンタクトホールの中に選択的
    に堆積して前記ドープトポリシリコン領域と前記シリコ
    ン基板とを相互に接続する段階とを含む方法。
  10. 【請求項１０】さらに前記段階（ｂ）の後に、前記コン
    タクトの上側面と前記誘電層の上側面の隣接部分とをカ
    バーする金属キャップ層を前記コンタクト上に堆積する
    段階を含むことを特徴とする請求項９に記載の方法。
  11. 【請求項１１】さらに前記段階（ｂ）の前に、前記ドー
    プトポリシリコン領域と前記酸化物層との上にシリコン
    窒化層を堆積する段階を含むことを特徴とする請求項９
    または１０に記載の方法。
  12. 【請求項１２】さらに前記ドープトポリシリコン領域に
    隣接して前記シリコン窒化層上に側壁スペーサを形成
    し、また前記段階（ｃ）において、コンタクトホールの
    形成中に一方の側壁スペーサを除去する段階を含むこと
    を特徴とする請求項１１に記載の方法。
  13. 【請求項１３】さらに前記ドープトポリシリコン領域と
    前記側壁スペーサとによってマスキングされない前記シ
    リコン基板の領域の中にドーパントを注入する段階を含
    むことを特徴とする請求項１２に記載の方法。
  14. 【請求項１４】前記側壁スペーサの形成段階の前または
    後に、シリコン基板の中にドーパントを注入してシリコ
    ン基板中に軽度ドープト注入領域を形成する段階を含む
    ことを特徴とする請求項１２または１３のいずれかに記
    載の方法。
  15. 【請求項１５】さらに前記側壁スペーサと前記第１シリ
    コン窒化層との上に第２シリコン窒化層を形成する段階
    を含むことを特徴とする請求項１２乃至１４のいずれか
    に記載の方法。
  16. 【請求項１６】前記ドープトポリシリコン領域と前記シ
    リコン基板の部分とが反対極性のドーパントによってド
    ーピングされることを特徴とする請求項９乃至１５のい
    ずれかに記載の方法。
  17. 【請求項１７】前記コンタクトホールは単一エッチング
    段階によって形成され、このエッチング段階においてシ
    リコンがエッチングされないことを特徴とする請求項９
    乃至１６に記載の方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270701A (ja) * 2001-03-13 2002-09-20 Mitsubishi Electric Corp 半導体装置
JP2002329798A (ja) * 2001-04-27 2002-11-15 Nec Corp 半導体装置
US6512299B1 (en) 1997-09-10 2003-01-28 Nec Corporation Semiconductor device and a manufacturing process therefor

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9219268D0 (en) * 1992-09-11 1992-10-28 Inmos Ltd Semiconductor device incorporating a contact and manufacture thereof
JP3256084B2 (ja) * 1994-05-26 2002-02-12 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法
JP3497627B2 (ja) * 1994-12-08 2004-02-16 株式会社東芝 半導体装置およびその製造方法
US5965924A (en) * 1995-11-22 1999-10-12 Cypress Semiconductor Corp. Metal plug local interconnect
US6043126A (en) * 1996-10-25 2000-03-28 International Rectifier Corporation Process for manufacture of MOS gated device with self aligned cells
US5904528A (en) * 1997-01-17 1999-05-18 Advanced Micro Devices, Inc. Method of forming asymmetrically doped source/drain regions
US5849622A (en) * 1997-03-07 1998-12-15 Advanced Micro Devices, Inc. Method of forming a source implant at a contact masking step of a process flow
US5763312A (en) * 1997-05-05 1998-06-09 Vanguard International Semiconductor Corporation Method of fabricating LDD spacers in MOS devices with double spacers and device manufactured thereby
JP3064999B2 (ja) 1997-11-13 2000-07-12 日本電気株式会社 半導体装置およびその製造方法
US5895269A (en) * 1997-12-18 1999-04-20 Advanced Micro Devices, Inc. Methods for preventing deleterious punch-through during local interconnect formation
US6223331B1 (en) * 1998-07-30 2001-04-24 Micron Technology, Inc. Semiconductor circuit design method for employing spacing constraints and circuits thereof
US6242302B1 (en) 1998-09-03 2001-06-05 Micron Technology, Inc. Semiconductor processing methods of forming contact openings, methods of forming electrical connections and interconnections, and integrated circuitry
US6090673A (en) * 1998-10-20 2000-07-18 International Business Machines Corporation Device contact structure and method for fabricating same
JP2000150667A (ja) * 1998-11-10 2000-05-30 Hitachi Ltd 半導体集積回路装置
US7482278B1 (en) * 1999-02-11 2009-01-27 Taiwan Semiconductor Manufacturing Co., Ltd. Key-hole free process for high aspect ratio gap filling with reentrant spacer
US6180508B1 (en) * 1999-09-02 2001-01-30 Micron Technology, Inc. Methods of fabricating buried digit lines and semiconductor devices including same
US6472232B1 (en) * 2000-02-22 2002-10-29 International Business Machines Corporation Semiconductor temperature monitor
KR20020011473A (ko) * 2000-08-02 2002-02-09 박종섭 반도체 소자의 콘택 형성방법
US6579812B2 (en) * 2001-05-22 2003-06-17 Macronix International Co Ltd. Method for removing residual polymer after the dry etching process and reducing oxide loss
JP2003179132A (ja) * 2001-12-10 2003-06-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6727534B1 (en) * 2001-12-20 2004-04-27 Advanced Micro Devices, Inc. Electrically programmed MOS transistor source/drain series resistance
US6776622B2 (en) * 2002-07-26 2004-08-17 Winbond Electronics Corporation Conductive contact structure and process for producing the same
JP2004165317A (ja) * 2002-11-12 2004-06-10 Renesas Technology Corp 半導体装置およびその製造方法
KR100510586B1 (ko) * 2003-02-04 2005-08-30 동부아남반도체 주식회사 Ｐｉｐ 커패시터 및 모스 트랜지스터를 갖는 반도체소자의 제조 방법
US6881614B2 (en) * 2003-06-20 2005-04-19 Taiwan Semiconductor Manufacturing Company Shared contact for high-density memory cell design
US20080151364A1 (en) * 2004-01-14 2008-06-26 Carl Zeiss Smt Ag Catadioptric projection objective
US7294581B2 (en) * 2005-10-17 2007-11-13 Applied Materials, Inc. Method for fabricating silicon nitride spacer structures
JP4437298B2 (ja) * 2005-10-26 2010-03-24 エルピーダメモリ株式会社 半導体装置の製造方法
US7465669B2 (en) * 2005-11-12 2008-12-16 Applied Materials, Inc. Method of fabricating a silicon nitride stack
US7416995B2 (en) * 2005-11-12 2008-08-26 Applied Materials, Inc. Method for fabricating controlled stress silicon nitride films
CN101621030B (zh) * 2008-07-02 2011-01-12 中芯国际集成电路制造(上海)有限公司 具有多晶硅接触的自对准mos结构
EP3582257B1 (en) * 2018-06-15 2023-11-01 Melexis Technologies NV Semiconductor device for use in harsh media
US12593437B2 (en) * 2021-06-23 2026-03-31 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor structure and method for forming the same
US11903181B2 (en) 2021-06-23 2024-02-13 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor structure and method for forming the same
CN113437066B (zh) * 2021-06-23 2024-04-12 福建省晋华集成电路有限公司 半导体结构及其制作方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4042953A (en) * 1973-08-01 1977-08-16 Micro Power Systems, Inc. High temperature refractory metal contact assembly and multiple layer interconnect structure
JPS5717129A (en) * 1980-07-04 1982-01-28 Hitachi Ltd Manufacture of semiconductor device
JPS59220952A (ja) * 1983-05-31 1984-12-12 Toshiba Corp 半導体装置の製造方法
DE3218309A1 (de) * 1982-05-14 1983-11-17 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von integrierten mos-feldeffekttransistoren mit einer aus metallsiliziden bestehenden zusaetzlichen leiterbahnebene
NL8600770A (nl) * 1986-03-26 1987-10-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
JPS62291943A (ja) * 1986-06-12 1987-12-18 Matsushita Electronics Corp 半導体装置の製造方法
JPS6362380A (ja) * 1986-09-03 1988-03-18 Mitsubishi Electric Corp 半導体装置
US4706485A (en) * 1986-12-15 1987-11-17 Morgan Construction Company Carrier module
DE3781778T2 (de) * 1986-12-17 1993-01-28 Advanced Micro Devices Inc Aneinandergefuegte kontaktstruktur mit vermindertem flaechenbedarf.
US4912540A (en) * 1986-12-17 1990-03-27 Advanced Micro Devices, Inc. Reduced area butting contact structure
JPS63278256A (ja) * 1987-05-09 1988-11-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
DE3889403T2 (de) * 1987-09-24 1994-09-29 Fujitsu Ltd Identifizierungssystem mit Funkfrequenzen.
JPH01185936A (ja) * 1988-01-21 1989-07-25 Fujitsu Ltd 半導体装置
JPH0228939A (ja) * 1988-07-19 1990-01-31 Matsushita Electron Corp Ｍｏｓ型トランジスタ
US5106780A (en) * 1988-08-05 1992-04-21 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JPH0744275B2 (ja) * 1988-10-06 1995-05-15 日本電気株式会社 高耐圧ｍｏｓ型半導体装置の製造方法
JPH02156542A (ja) * 1988-12-08 1990-06-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH02202054A (ja) * 1989-01-31 1990-08-10 Texas Instr Japan Ltd 半導体装置及びその製造方法
JPH03120828A (ja) * 1989-10-04 1991-05-23 Nec Corp 半導体装置及びその製造方法
JPH03278576A (ja) * 1990-03-28 1991-12-10 Nippon Precision Circuits Kk Ｍｏｓ型トランジスタの製造方法
US5210429A (en) * 1990-06-29 1993-05-11 Sharp Kabushiki Kaisha Static RAM cell with conductive straps formed integrally with thin film transistor gates
JPH0496336A (ja) * 1990-08-11 1992-03-27 Nec Corp Ｍｏｓ型半導体装置
US5234850A (en) * 1990-09-04 1993-08-10 Industrial Technology Research Institute Method of fabricating a nitride capped MOSFET for integrated circuits
JP3123092B2 (ja) * 1991-03-06 2001-01-09 日本電気株式会社 半導体装置の製造方法
US5286674A (en) * 1992-03-02 1994-02-15 Motorola, Inc. Method for forming a via structure and semiconductor device having the same
GB9219268D0 (en) * 1992-09-11 1992-10-28 Inmos Ltd Semiconductor device incorporating a contact and manufacture thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6512299B1 (en) 1997-09-10 2003-01-28 Nec Corporation Semiconductor device and a manufacturing process therefor
JP2002270701A (ja) * 2001-03-13 2002-09-20 Mitsubishi Electric Corp 半導体装置
JP2002329798A (ja) * 2001-04-27 2002-11-15 Nec Corp 半導体装置

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