JPH06224395A - Ｓｏｉ半導体装置の製造方法 - Google Patents
Ｓｏｉ半導体装置の製造方法Info
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- JPH06224395A JPH06224395A JP2731193A JP2731193A JPH06224395A JP H06224395 A JPH06224395 A JP H06224395A JP 2731193 A JP2731193 A JP 2731193A JP 2731193 A JP2731193 A JP 2731193A JP H06224395 A JPH06224395 A JP H06224395A
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Abstract
(57)【要約】
【目的】 ＳＯＩ半導体装置の製造方法において、犠牲
酸化膜１１のフッ酸によるウェットエッチングによって
素子分離膜がオーバーエッチされることに起因してＳＯ
Ｉ層５と素子分離領域１５との境界部においてゲート絶
縁膜１２に角部が生じそこが電界集中部となる虞れをな
くす。 【構成】 素子分離領域１５の少なくとも表面部をシリ
コン酸化膜１１よりもシリコン酸化膜用エッチング液と
して用いられるフッ酸によるエッチングレートが小さい
材料、例えばシリコン窒化膜（素子間分離膜）１４によ
り形成する。
酸化膜１１のフッ酸によるウェットエッチングによって
素子分離膜がオーバーエッチされることに起因してＳＯ
Ｉ層５と素子分離領域１５との境界部においてゲート絶
縁膜１２に角部が生じそこが電界集中部となる虞れをな
くす。 【構成】 素子分離領域１５の少なくとも表面部をシリ
コン酸化膜１１よりもシリコン酸化膜用エッチング液と
して用いられるフッ酸によるエッチングレートが小さい
材料、例えばシリコン窒化膜（素子間分離膜）１４によ
り形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ半導体装置の製
造方法、特に第１の半導体基板の表面部の素子分離領域
を選択的にエッチングし、該基板表面上に絶縁膜を形成
し、該絶縁膜上に例えばポリシリコン層を介してあるい
は直接に第２の半導体基板を接着し、上記第１の半導体
基板の裏面を素子分離領域内を埋める上記絶縁膜をスト
ッパとしてエッチングすることにより第１の半導体基板
からなり上記素子分離領域により囲繞されたＳＯＩ層を
形成し、該ＳＯＩ層の表面に犠牲酸化膜を形成し、該犠
牲酸化膜を除去し、該ＳＯＩ層上にゲート絶縁膜を形成
し、その後ＳＯＩ層及び素子分離領域上にゲート電極と
なる層を形成するＳＯＩ半導体装置の製造方法に関す
る。
造方法、特に第１の半導体基板の表面部の素子分離領域
を選択的にエッチングし、該基板表面上に絶縁膜を形成
し、該絶縁膜上に例えばポリシリコン層を介してあるい
は直接に第２の半導体基板を接着し、上記第１の半導体
基板の裏面を素子分離領域内を埋める上記絶縁膜をスト
ッパとしてエッチングすることにより第１の半導体基板
からなり上記素子分離領域により囲繞されたＳＯＩ層を
形成し、該ＳＯＩ層の表面に犠牲酸化膜を形成し、該犠
牲酸化膜を除去し、該ＳＯＩ層上にゲート絶縁膜を形成
し、その後ＳＯＩ層及び素子分離領域上にゲート電極と
なる層を形成するＳＯＩ半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】半導体装置の製造方法として第１と第２
の半導体基板を貼り合せをし、第１の半導体基板からな
るＳＯＩ層に素子を形成するＳＯＩ半導体装置の製造方
法があり、図５及び図６はＳＯＩ半導体装置の製造方法
の従来例を工程順に示すものであり、図５（Ａ）乃至
（Ｅ）は前半を、図６（Ａ）乃至（Ｄ）は後半を示す。
先ず図５に従って前半についての説明を行う。
の半導体基板を貼り合せをし、第１の半導体基板からな
るＳＯＩ層に素子を形成するＳＯＩ半導体装置の製造方
法があり、図５及び図６はＳＯＩ半導体装置の製造方法
の従来例を工程順に示すものであり、図５（Ａ）乃至
（Ｅ）は前半を、図６（Ａ）乃至（Ｄ）は後半を示す。
先ず図５に従って前半についての説明を行う。
【０００３】（Ａ）第１の半導体基板１の表面部の素子
分離領域を選択的にエッチングし（エッチング深さ例え
ば１００ｎｍ）、その後、熱酸化によりシリコン酸化膜
（厚さ例えば２０〜６０ｎｍ）１０を形成する。図５
（Ａ）はシリコン酸化膜１０形成後の状態を示す。 （Ｂ）次に、図５（Ｂ）に示すように素子分離領域の凹
部を完全に埋める厚さ（例えば３００〜４００ｎｍ）の
シリコン酸化膜２を形成する。 （Ｃ）次に、図５（Ｃ）に示すようにシリコン酸化膜２
上にポリシリコン層（厚さ例えば５ミクロン）３を例え
ばＣＶＤにより形成し、その表面を研磨して平坦な貼り
合せ面とする。
分離領域を選択的にエッチングし（エッチング深さ例え
ば１００ｎｍ）、その後、熱酸化によりシリコン酸化膜
（厚さ例えば２０〜６０ｎｍ）１０を形成する。図５
（Ａ）はシリコン酸化膜１０形成後の状態を示す。 （Ｂ）次に、図５（Ｂ）に示すように素子分離領域の凹
部を完全に埋める厚さ（例えば３００〜４００ｎｍ）の
シリコン酸化膜２を形成する。 （Ｃ）次に、図５（Ｃ）に示すようにシリコン酸化膜２
上にポリシリコン層（厚さ例えば５ミクロン）３を例え
ばＣＶＤにより形成し、その表面を研磨して平坦な貼り
合せ面とする。
【０００４】（Ｄ）次に、上記ポリシリコン層３の上記
表面を台となる第２の半導体基板４の表面に貼り合せ、
図５（Ｄ）に示すように、第１の半導体基板１を上下逆
さに、即ち第１の半導体基板１の裏面が上向きになるよ
うにする。 （Ｅ）次に、第１の半導体基板１の裏面を素子分離領域
上のシリコン酸化膜１０をストッパとして研磨すること
によりＳＯＩ層５を形成する。この研磨は研磨液（シリ
コンに対する溶剤）を使用しながらの、謂わば化学的研
磨を併用した物理的研磨により行うので、図５（Ｅ）に
示すように素子分離領域の表面よりもＳＯＩ層５の表面
（とりも直さず半導体基板１の研磨された裏面）が凹ん
でいるのが普通である。ＳＯＩ層５の厚さは例えば８０
〜１０ｎｍであり、少なくとも現在の技術ではそれより
も薄くすることは難しい。
表面を台となる第２の半導体基板４の表面に貼り合せ、
図５（Ｄ）に示すように、第１の半導体基板１を上下逆
さに、即ち第１の半導体基板１の裏面が上向きになるよ
うにする。 （Ｅ）次に、第１の半導体基板１の裏面を素子分離領域
上のシリコン酸化膜１０をストッパとして研磨すること
によりＳＯＩ層５を形成する。この研磨は研磨液（シリ
コンに対する溶剤）を使用しながらの、謂わば化学的研
磨を併用した物理的研磨により行うので、図５（Ｅ）に
示すように素子分離領域の表面よりもＳＯＩ層５の表面
（とりも直さず半導体基板１の研磨された裏面）が凹ん
でいるのが普通である。ＳＯＩ層５の厚さは例えば８０
〜１０ｎｍであり、少なくとも現在の技術ではそれより
も薄くすることは難しい。
【０００５】次に、図６（Ａ）乃至（Ｄ）に従ってＳＯ
Ｉ半導体装置の製造方法の従来例の後半について説明す
る。 （Ａ）ＳＯＩ層５の表面部を熱酸化することにより図６
（Ａ）に示すように犠牲酸化膜１１を形成する。 （Ｂ）次に、図６（Ｂ）に示すように犠牲酸化膜１１を
フッ酸によるエッチングする。
Ｉ半導体装置の製造方法の従来例の後半について説明す
る。 （Ａ）ＳＯＩ層５の表面部を熱酸化することにより図６
（Ａ）に示すように犠牲酸化膜１１を形成する。 （Ｂ）次に、図６（Ｂ）に示すように犠牲酸化膜１１を
フッ酸によるエッチングする。
【０００６】このように、ＳＯＩ層５の表面部に犠牲酸
化膜１１を形成し、その形成した犠牲酸化膜１１をウェ
ットエッチングにより除去するのは、第１にＳＯＩ層５
の表面の凹凸を小さくし、次に形成するゲート絶縁膜
（１２）の信頼度を高くできるようにするためであり、
第２にパンチスルー防止のためＳＯＩ層５を薄膜化する
必要があるためである。この点について詳しく説明する
と、ＳＯＩ層５形成のための第１の半導体基板１の裏面
の研磨は、機械的研磨と化学的研磨の併用により行わ
れ、従って、ＳＯＩ層５表面は通常の半導体基板表面に
比較して凹凸が大きい。そのため、このままＳＯＩ層５
表面部にトランジスタを形成するとゲート酸化膜の信頼
性を高くすることが難しい。そこで、一旦ＳＯＩ層５の
表面部を酸化（犠牲酸化）し、その後、それにより生じ
た犠牲酸化膜１１をウェットエッチングするのである。
すると、表面の凹凸が小さなＳＯＩ層５が現われ、そこ
に信頼度の高いゲート絶縁膜１２を形成することができ
るのである。
化膜１１を形成し、その形成した犠牲酸化膜１１をウェ
ットエッチングにより除去するのは、第１にＳＯＩ層５
の表面の凹凸を小さくし、次に形成するゲート絶縁膜
（１２）の信頼度を高くできるようにするためであり、
第２にパンチスルー防止のためＳＯＩ層５を薄膜化する
必要があるためである。この点について詳しく説明する
と、ＳＯＩ層５形成のための第１の半導体基板１の裏面
の研磨は、機械的研磨と化学的研磨の併用により行わ
れ、従って、ＳＯＩ層５表面は通常の半導体基板表面に
比較して凹凸が大きい。そのため、このままＳＯＩ層５
表面部にトランジスタを形成するとゲート酸化膜の信頼
性を高くすることが難しい。そこで、一旦ＳＯＩ層５の
表面部を酸化（犠牲酸化）し、その後、それにより生じ
た犠牲酸化膜１１をウェットエッチングするのである。
すると、表面の凹凸が小さなＳＯＩ層５が現われ、そこ
に信頼度の高いゲート絶縁膜１２を形成することができ
るのである。
【０００７】また、犠牲酸化膜１１の形成及びその除去
によりＳＯＩ層５を薄くすることができるのである。即
ち、ＩＣの高集積化の要請に応えるべくトランジスタを
微細化するとパンチスルー防止のためにＳＯＩ層５の薄
膜化の必要性が高まるが、貼り合せ法によるＳＯＩ層５
の薄膜化は、上述したように少なくとも現在の技術では
８０〜１００ｎｍが限界であり、それ以上薄くすること
は非常に困難である。しかし、犠牲酸化膜１１の形成、
その後の犠牲酸化膜１１のウェットエッチングによる除
去によりＳＯＩ層５を８０〜１００ｎｍよりも薄くする
ことが可能である。これ等が犠牲酸化膜１１の形成及び
その除去を行う理由である。
によりＳＯＩ層５を薄くすることができるのである。即
ち、ＩＣの高集積化の要請に応えるべくトランジスタを
微細化するとパンチスルー防止のためにＳＯＩ層５の薄
膜化の必要性が高まるが、貼り合せ法によるＳＯＩ層５
の薄膜化は、上述したように少なくとも現在の技術では
８０〜１００ｎｍが限界であり、それ以上薄くすること
は非常に困難である。しかし、犠牲酸化膜１１の形成、
その後の犠牲酸化膜１１のウェットエッチングによる除
去によりＳＯＩ層５を８０〜１００ｎｍよりも薄くする
ことが可能である。これ等が犠牲酸化膜１１の形成及び
その除去を行う理由である。
【０００８】（Ｃ）その後、図６（Ｃ）に示すようにＳ
ＯＩ層５の表面部に加熱酸化によりゲート絶縁膜１２を
形成する。 （Ｄ）しかる後、図６（Ｄ）に示すように例えばポリシ
リコンからなるゲート電極を形成する。
ＯＩ層５の表面部に加熱酸化によりゲート絶縁膜１２を
形成する。 （Ｄ）しかる後、図６（Ｄ）に示すように例えばポリシ
リコンからなるゲート電極を形成する。
【０００９】
【発明が解決しようとする課題】ところで、図５、図６
に示した従来のＳＯＩ半導体装置の製造方法には、図６
の最下部において拡大して示すように、素子分離領域と
ＳＯＩ層の境界部に電界集中が生じる場合があるという
問題があった。その原因を追究したところ、ＳＯＩ層５
の表面に形成した犠牲酸化膜１１をフッ酸により除去す
るときに素子分離領域のシリコン酸化膜１０もエッチン
グされ、そのシリコン酸化膜１０が若しオーバーエッチ
ングになると、ＳＯＩ層５が素子分離領域のシリコン酸
化膜１０よりも上側に出っ張り、ゲート絶縁膜１２に角
部ができてしまい、ＳＯＩ層５とゲート電極１３との間
に電圧が加わったときにその角部に電界が集中すること
となることが判明した。これは当然にゲート絶縁膜１２
の劣化、絶縁破壊を招くので好ましくない。
に示した従来のＳＯＩ半導体装置の製造方法には、図６
の最下部において拡大して示すように、素子分離領域と
ＳＯＩ層の境界部に電界集中が生じる場合があるという
問題があった。その原因を追究したところ、ＳＯＩ層５
の表面に形成した犠牲酸化膜１１をフッ酸により除去す
るときに素子分離領域のシリコン酸化膜１０もエッチン
グされ、そのシリコン酸化膜１０が若しオーバーエッチ
ングになると、ＳＯＩ層５が素子分離領域のシリコン酸
化膜１０よりも上側に出っ張り、ゲート絶縁膜１２に角
部ができてしまい、ＳＯＩ層５とゲート電極１３との間
に電圧が加わったときにその角部に電界が集中すること
となることが判明した。これは当然にゲート絶縁膜１２
の劣化、絶縁破壊を招くので好ましくない。
【００１０】本発明はこのような問題点を解決すべく為
されたものであり、ＳＯＩ半導体装置の製造方法におい
て、犠牲酸化膜のウェットエッチングによって素子分離
領域の表面部までエッチングされてＳＯＩ層と素子分離
領域との境界部においてゲート絶縁膜に電界集中部が生
じるという虞れをなくすことを目的とする。
されたものであり、ＳＯＩ半導体装置の製造方法におい
て、犠牲酸化膜のウェットエッチングによって素子分離
領域の表面部までエッチングされてＳＯＩ層と素子分離
領域との境界部においてゲート絶縁膜に電界集中部が生
じるという虞れをなくすことを目的とする。
【００１１】
【課題を解決するための手段】請求項１のＳＯＩ半導体
装置の製造方法は、素子分離領域の少なくとも表面部を
シリコン酸化膜よりもシリコン酸化膜用エッチング液に
よるエッチングレートが小さい材料により形成すること
を特徴とする。請求項２のＳＯＩ半導体装置の製造方法
は、請求項１のＳＯＩ半導体装置の製造方法において、
素子分離領域の少なくとも表面部を成す材料としてシリ
コン窒化物を用いることを特徴とする。
装置の製造方法は、素子分離領域の少なくとも表面部を
シリコン酸化膜よりもシリコン酸化膜用エッチング液に
よるエッチングレートが小さい材料により形成すること
を特徴とする。請求項２のＳＯＩ半導体装置の製造方法
は、請求項１のＳＯＩ半導体装置の製造方法において、
素子分離領域の少なくとも表面部を成す材料としてシリ
コン窒化物を用いることを特徴とする。
【００１２】請求項３のＳＯＩ半導体装置の製造方法
は、請求項２のＳＯＩ半導体装置の製造方法において、
素子分離領域の表面部をシリコン窒化物により形成し、
該素子分離領域のそれよりも下部をシリコン酸化膜によ
り形成することを特徴とする。請求項４のＳＯＩ半導体
装置の製造方法は、請求項２又は３記載のＳＯＩ半導体
装置の製造方法において、素子分離領域の少なくとも表
面部を成すシリコン窒化物の形成を第１の半導体基板の
表面部に対する窒素のイオン注入により行うことを特徴
とする。
は、請求項２のＳＯＩ半導体装置の製造方法において、
素子分離領域の表面部をシリコン窒化物により形成し、
該素子分離領域のそれよりも下部をシリコン酸化膜によ
り形成することを特徴とする。請求項４のＳＯＩ半導体
装置の製造方法は、請求項２又は３記載のＳＯＩ半導体
装置の製造方法において、素子分離領域の少なくとも表
面部を成すシリコン窒化物の形成を第１の半導体基板の
表面部に対する窒素のイオン注入により行うことを特徴
とする。
【００１３】
【作用】請求項１のＳＯＩ半導体装置の製造方法によれ
ば、犠牲酸化膜に対する素子分離領域のエッチングレー
トが低いので、犠牲酸化膜のウェットエッチングによっ
て素子分離領域が犠牲酸化膜以上にエッチングされて素
子分離領域表面がＳＯＩ層の表面よりも低くなることを
防止することができる。従って、ゲート電極内に食い込
むようなゲート絶縁膜の角部ができてそこが電界集中部
となるということを防止することができる。請求項２の
ＳＯＩ半導体装置の製造方法によれば、シリコン窒化物
は犠牲酸化膜よりもフッ酸の如きシリコン酸化物用エッ
チング液によるエッチングレートが低いので、犠牲酸化
膜のウェットエッチングによって素子分離領域が犠牲酸
化膜以上にエッチングされて素子分離領域表面がＳＯＩ
層の表面よりも低くなることを防止することができる。
ば、犠牲酸化膜に対する素子分離領域のエッチングレー
トが低いので、犠牲酸化膜のウェットエッチングによっ
て素子分離領域が犠牲酸化膜以上にエッチングされて素
子分離領域表面がＳＯＩ層の表面よりも低くなることを
防止することができる。従って、ゲート電極内に食い込
むようなゲート絶縁膜の角部ができてそこが電界集中部
となるということを防止することができる。請求項２の
ＳＯＩ半導体装置の製造方法によれば、シリコン窒化物
は犠牲酸化膜よりもフッ酸の如きシリコン酸化物用エッ
チング液によるエッチングレートが低いので、犠牲酸化
膜のウェットエッチングによって素子分離領域が犠牲酸
化膜以上にエッチングされて素子分離領域表面がＳＯＩ
層の表面よりも低くなることを防止することができる。
【００１４】請求項３のＳＯＩ半導体装置の製造方法に
よれば、素子分離領域の表面部がシリコン窒化物からな
り、そのシリコン窒化物は犠牲酸化膜よりもフッ酸の如
きシリコン酸化物用エッチング液によるエッチングレー
トが低いので、犠牲酸化膜のウェットエッチングによっ
て素子分離領域が犠牲酸化膜以上にエッチングされて素
子分離領域表面がＳＯＩ層の表面よりも低くなることを
防止することができる。そして、素子分離領域の奥部は
シリコン窒化物ではないので、表面準位を少なくでき、
信頼度を高くできる。請求項４のＳＯＩ半導体装置の製
造方法によれば、窒素のイオン打込みにより半導体基板
の表面部を犠牲酸化膜よりもフッ酸によるエッチングレ
ートが低いシリコン窒化物にすることができ、従って、
犠牲酸化膜のウェットエッチングによって素子分離領域
が犠牲酸化膜以上にエッチングされて素子分離領域表面
がＳＯＩ層の表面よりも低くなることを防止することが
できる。そして、奥部は窒化しないのでＳＯＩ層の下部
の表面準位を少なくできる。
よれば、素子分離領域の表面部がシリコン窒化物からな
り、そのシリコン窒化物は犠牲酸化膜よりもフッ酸の如
きシリコン酸化物用エッチング液によるエッチングレー
トが低いので、犠牲酸化膜のウェットエッチングによっ
て素子分離領域が犠牲酸化膜以上にエッチングされて素
子分離領域表面がＳＯＩ層の表面よりも低くなることを
防止することができる。そして、素子分離領域の奥部は
シリコン窒化物ではないので、表面準位を少なくでき、
信頼度を高くできる。請求項４のＳＯＩ半導体装置の製
造方法によれば、窒素のイオン打込みにより半導体基板
の表面部を犠牲酸化膜よりもフッ酸によるエッチングレ
ートが低いシリコン窒化物にすることができ、従って、
犠牲酸化膜のウェットエッチングによって素子分離領域
が犠牲酸化膜以上にエッチングされて素子分離領域表面
がＳＯＩ層の表面よりも低くなることを防止することが
できる。そして、奥部は窒化しないのでＳＯＩ層の下部
の表面準位を少なくできる。
【００１５】
【実施例】以下、本発明ＳＯＩ半導体装置の製造方法を
図示実施例に従って詳細に説明する。図１（Ａ）乃至
（Ｅ）及び図２（Ａ）乃至（Ｄ）は本発明ＳＯＩ半導体
装置の製造方法の第１の実施例を工程順に示す断面図で
あり、図１は前半を、図２は後半を示す。 （Ａ）図１（Ａ）に示すように、第１の半導体基板１の
表面部の素子分離領域１５とすべき部分を選択的にエッ
チングする。このエッチングにより生じた凹部により囲
繞された島状の部分がＳＯＩ層（５）となる。
図示実施例に従って詳細に説明する。図１（Ａ）乃至
（Ｅ）及び図２（Ａ）乃至（Ｄ）は本発明ＳＯＩ半導体
装置の製造方法の第１の実施例を工程順に示す断面図で
あり、図１は前半を、図２は後半を示す。 （Ａ）図１（Ａ）に示すように、第１の半導体基板１の
表面部の素子分離領域１５とすべき部分を選択的にエッ
チングする。このエッチングにより生じた凹部により囲
繞された島状の部分がＳＯＩ層（５）となる。
【００１６】（Ｂ）次に、図１（Ｂ）に示すように、第
１の半導体基板１の表面にシリコン酸化膜よりもフッ酸
によるエッチングのレートが低い材料であるシリコン窒
化物（Ｓｉ3 Ｎ4 ）１４を例えばＣＶＤ法により形成す
る。このシリコン窒化物は素子間分離膜１４としての役
割を果すが、後の犠牲酸化膜除去工程においてほとんど
エッチングされないことによって電界集中部が形成され
るのを防止する役割も担うのである。このシリコン窒化
物１４の厚さは凹部の深さよりも大きくする。
１の半導体基板１の表面にシリコン酸化膜よりもフッ酸
によるエッチングのレートが低い材料であるシリコン窒
化物（Ｓｉ3 Ｎ4 ）１４を例えばＣＶＤ法により形成す
る。このシリコン窒化物は素子間分離膜１４としての役
割を果すが、後の犠牲酸化膜除去工程においてほとんど
エッチングされないことによって電界集中部が形成され
るのを防止する役割も担うのである。このシリコン窒化
物１４の厚さは凹部の深さよりも大きくする。
【００１７】（Ｃ）次に、図１（Ｃ）に示すように、シ
リコン窒化物１４上にポリシリコン層３を例えばＣＶＤ
により形成し、その表面を研磨して平坦な貼り合せ面と
する。尚、ポリシリコン層３を形成することは必ずしも
不可欠ではない。 （Ｄ）次に、上記ポリシリコン層３の表面を第２の半導
体基板４の表面に貼り合せ、図１（Ｄ）に示すように第
１の半導体基板１を上下逆さに、即ち、第１の半導体基
板１の裏面が上向きになるようにする。
リコン窒化物１４上にポリシリコン層３を例えばＣＶＤ
により形成し、その表面を研磨して平坦な貼り合せ面と
する。尚、ポリシリコン層３を形成することは必ずしも
不可欠ではない。 （Ｄ）次に、上記ポリシリコン層３の表面を第２の半導
体基板４の表面に貼り合せ、図１（Ｄ）に示すように第
１の半導体基板１を上下逆さに、即ち、第１の半導体基
板１の裏面が上向きになるようにする。
【００１８】（Ｅ）次に、第１の半導体基板１の裏面を
素子分離領域１５上のシリコン酸化膜１０をストッパと
して研磨することによりＳＯＩ層５を形成する。この研
磨は研磨液（シリコンに対する溶剤）を使用しながらの
化学的研磨を併用した物理的研磨により行うので、図５
（Ｅ）に示すように素子分離領域の表面よりもＳＯＩ層
５の表面（とりも直さず半導体基板１の研磨された裏
面）が凹んでしまう。ＳＯＩ層５の厚さは例えば８０〜
１０ｎｍである。
素子分離領域１５上のシリコン酸化膜１０をストッパと
して研磨することによりＳＯＩ層５を形成する。この研
磨は研磨液（シリコンに対する溶剤）を使用しながらの
化学的研磨を併用した物理的研磨により行うので、図５
（Ｅ）に示すように素子分離領域の表面よりもＳＯＩ層
５の表面（とりも直さず半導体基板１の研磨された裏
面）が凹んでしまう。ＳＯＩ層５の厚さは例えば８０〜
１０ｎｍである。
【００１９】次に、図２（Ａ）乃至（Ｄ）に従ってＳＯ
Ｉ半導体装置の製造方法の従来例の後半について説明す
る。 （Ａ）ＳＯＩ層５の表面部を熱酸化することにより図６
（Ａ）に示すように犠牲酸化膜１１を形成する。 （Ｂ）次に、図６（Ｂ）に示すように犠牲酸化膜１１を
フッ酸によりウェットエッチングする。 このように、ＳＯＩ層５の表面部に犠牲酸化膜１１を形
成し、その形成した犠牲酸化膜１１をウェットエッチン
グにより除去するのは、前述のとおり第１にＳＯＩ層５
の表面の凹凸を小さくして次に形成するゲート絶縁膜１
２の信頼度を高くできるようにするためであり、第２に
ＳＯＩ層５を薄くしてパンチスルーしにくくするためで
ある。
Ｉ半導体装置の製造方法の従来例の後半について説明す
る。 （Ａ）ＳＯＩ層５の表面部を熱酸化することにより図６
（Ａ）に示すように犠牲酸化膜１１を形成する。 （Ｂ）次に、図６（Ｂ）に示すように犠牲酸化膜１１を
フッ酸によりウェットエッチングする。 このように、ＳＯＩ層５の表面部に犠牲酸化膜１１を形
成し、その形成した犠牲酸化膜１１をウェットエッチン
グにより除去するのは、前述のとおり第１にＳＯＩ層５
の表面の凹凸を小さくして次に形成するゲート絶縁膜１
２の信頼度を高くできるようにするためであり、第２に
ＳＯＩ層５を薄くしてパンチスルーしにくくするためで
ある。
【００２０】ところで、フッ酸をエッチング液として用
いて犠牲酸化膜１１を除去する点については図５、図６
に示す従来のＳＯＩ半導体装置の製造方法の場合と全く
同じであるが、しかし、このときに素子分離領域を成す
素子間分離膜１４がほとんどエッチングされない点で従
来の場合と全く異なっている。というのは、素子分離領
域を埋める絶縁膜１４がシリコン酸化膜ではなく、フッ
酸によるエッチングレートがそれ（シリコン酸化膜）よ
りも小さなシリコン窒化物によって形成されているから
である。従って、素子間分離膜１４の最上面は必ずＳＯ
Ｉ層５の表面（上面）よりも高くなる。
いて犠牲酸化膜１１を除去する点については図５、図６
に示す従来のＳＯＩ半導体装置の製造方法の場合と全く
同じであるが、しかし、このときに素子分離領域を成す
素子間分離膜１４がほとんどエッチングされない点で従
来の場合と全く異なっている。というのは、素子分離領
域を埋める絶縁膜１４がシリコン酸化膜ではなく、フッ
酸によるエッチングレートがそれ（シリコン酸化膜）よ
りも小さなシリコン窒化物によって形成されているから
である。従って、素子間分離膜１４の最上面は必ずＳＯ
Ｉ層５の表面（上面）よりも高くなる。
【００２１】（Ｃ）次に、図２（Ｃ）に示すようにＳＯ
Ｉ層５の表面部に加熱酸化によりシリコン酸化物ＳｉＯ
2 からなるゲート絶縁膜１２を形成する。 （Ｄ）その後、図２（Ｄ）に示すように、ポリシリコン
からなるゲートを形成する。 このようなＳＯＩ半導体装置の製造方法によれば、上述
したように素子間分離膜１４の最上面がＳＯＩ層５表面
よりも高くなっているために、図２の最下部において拡
大して示すように、ＳＯＩ層５と素子分離領域１５との
境界部においてシリコン酸化膜１２が角部になってゲー
ト１３中に食い込んだ形状になることはなく、ゲート１
３・ＳＯＩ層５間に電圧が印加されたときに電界が異常
に集中する角部が生じることはない。
Ｉ層５の表面部に加熱酸化によりシリコン酸化物ＳｉＯ
2 からなるゲート絶縁膜１２を形成する。 （Ｄ）その後、図２（Ｄ）に示すように、ポリシリコン
からなるゲートを形成する。 このようなＳＯＩ半導体装置の製造方法によれば、上述
したように素子間分離膜１４の最上面がＳＯＩ層５表面
よりも高くなっているために、図２の最下部において拡
大して示すように、ＳＯＩ層５と素子分離領域１５との
境界部においてシリコン酸化膜１２が角部になってゲー
ト１３中に食い込んだ形状になることはなく、ゲート１
３・ＳＯＩ層５間に電圧が印加されたときに電界が異常
に集中する角部が生じることはない。
【００２２】図３（Ａ）乃至（Ｄ）は本発明ＳＯＩ半導
体装置の製造方法の第２の実施例の要部を工程順に示す
断面図である。 （Ａ）第１の半導体基板１の表面部の素子分離領域とす
べき部分を選択的にエッチングする。このエッチングに
より生じた凹部により囲繞された島状の部分がＳＯＩ層
（５）となる。次に、熱窒化により第１の半導体基板１
の表面に薄いシリコン窒化物６を形成する。
体装置の製造方法の第２の実施例の要部を工程順に示す
断面図である。 （Ａ）第１の半導体基板１の表面部の素子分離領域とす
べき部分を選択的にエッチングする。このエッチングに
より生じた凹部により囲繞された島状の部分がＳＯＩ層
（５）となる。次に、熱窒化により第１の半導体基板１
の表面に薄いシリコン窒化物６を形成する。
【００２３】このように薄いシリコン窒化物６を形成す
るのは、ＳＯＩ層５の下地に厚いシリコン窒化物が存在
する図１、図２のＳＯＩ半導体装置の製造方法の場合よ
りも界面準位の発生量を少なくすることができ、トラン
ジスタの特性、信頼度の向上を図ることができるからで
ある。
るのは、ＳＯＩ層５の下地に厚いシリコン窒化物が存在
する図１、図２のＳＯＩ半導体装置の製造方法の場合よ
りも界面準位の発生量を少なくすることができ、トラン
ジスタの特性、信頼度の向上を図ることができるからで
ある。
【００２４】（Ｂ）次に、シリコン酸化膜２を形成す
る。このシリコン酸化膜２とシリコン窒化物６によって
素子間分離膜を構成する。 （Ｃ）その後、シリコン酸化膜２上にポリシリコン層３
を形成する。図３（Ｃ）は該ポリシリコン層３形成後の
状態を示す。
る。このシリコン酸化膜２とシリコン窒化物６によって
素子間分離膜を構成する。 （Ｃ）その後、シリコン酸化膜２上にポリシリコン層３
を形成する。図３（Ｃ）は該ポリシリコン層３形成後の
状態を示す。
【００２５】（Ｄ）次に、ポリシリコン層３の表面を第
２の半導体基板４の表面に貼り合せ、その後、図３
（Ｄ）に示すように、第１の半導体基板１の裏面が上向
きになるように半導体基板を裏返しにする。 （Ｅ）その後、第１の半導体基板１の裏面を素子分離領
域のシリコン酸化膜６をストッパとして研磨することに
よりＳＯＩ層５を形成する。 尚、その後は図１、図２に示すＳＯＩ半導体装置の製造
方法と全く同じように犠牲酸化、犠牲酸化膜の除去、ゲ
ート絶縁膜の形成及びゲートの形成を行うので、図示、
説明は省略する。
２の半導体基板４の表面に貼り合せ、その後、図３
（Ｄ）に示すように、第１の半導体基板１の裏面が上向
きになるように半導体基板を裏返しにする。 （Ｅ）その後、第１の半導体基板１の裏面を素子分離領
域のシリコン酸化膜６をストッパとして研磨することに
よりＳＯＩ層５を形成する。 尚、その後は図１、図２に示すＳＯＩ半導体装置の製造
方法と全く同じように犠牲酸化、犠牲酸化膜の除去、ゲ
ート絶縁膜の形成及びゲートの形成を行うので、図示、
説明は省略する。
【００２６】本実施例によっても電界集中部が生じない
ことは、素子分離領域の表面部がフッ酸によるエッチン
グレートがシリコン酸化膜よりも小さなシリコン窒化物
からなることから明らかであるが、更に素子間分離膜が
薄いシリコン窒化物６とシリコン酸化膜２からなるの
で、素子間分離膜がシリコン窒化物のみからなる従来例
と比較してＳＯＩ層５の下部に発生する表面準位の量を
少なくすることができる。従って、ＳＯＩ層５に形成さ
れるトランジスタの特性の安定性をより高めることがで
きる。
ことは、素子分離領域の表面部がフッ酸によるエッチン
グレートがシリコン酸化膜よりも小さなシリコン窒化物
からなることから明らかであるが、更に素子間分離膜が
薄いシリコン窒化物６とシリコン酸化膜２からなるの
で、素子間分離膜がシリコン窒化物のみからなる従来例
と比較してＳＯＩ層５の下部に発生する表面準位の量を
少なくすることができる。従って、ＳＯＩ層５に形成さ
れるトランジスタの特性の安定性をより高めることがで
きる。
【００２７】図４（Ａ）乃至（Ｅ）は本発明ＳＯＩ半導
体装置の製造方法の第３の実施例の要部を工程順に示す
断面図である。 （Ａ）第１の半導体基板１の表面部をレジスト膜７をマ
スクとして素子分離領域をエッチングすることによりＳ
ＯＩ層となる島状の部分を形成した後、上記マスクとし
て用いたレジスト膜７をそのまま残存させ、図４（Ａ）
に示すように、その状態で窒素をイオン注入することに
より素子分離領域１５となる凹部の内面にシリコン窒化
物８を形成する。
体装置の製造方法の第３の実施例の要部を工程順に示す
断面図である。 （Ａ）第１の半導体基板１の表面部をレジスト膜７をマ
スクとして素子分離領域をエッチングすることによりＳ
ＯＩ層となる島状の部分を形成した後、上記マスクとし
て用いたレジスト膜７をそのまま残存させ、図４（Ａ）
に示すように、その状態で窒素をイオン注入することに
より素子分離領域１５となる凹部の内面にシリコン窒化
物８を形成する。
【００２８】（Ｂ）次に、図４（Ｂ）に示すように、レ
ジスト膜７を除去し、第１の半導体基板１の表面部に加
熱酸化によりシリコン酸化膜９を形成する。 （Ｃ）次に、図４（Ｃ）に示すように、第１の半導体基
板１の表面にシリコン酸化膜３をＣＶＤにより形成す
る。 （Ｄ）次いで、シリコン酸化膜３の表面を第２の半導体
基板４の表面に貼り合せ、その後、図４（Ｄ）に示すよ
うに、半導体基板を上下逆さにする。
ジスト膜７を除去し、第１の半導体基板１の表面部に加
熱酸化によりシリコン酸化膜９を形成する。 （Ｃ）次に、図４（Ｃ）に示すように、第１の半導体基
板１の表面にシリコン酸化膜３をＣＶＤにより形成す
る。 （Ｄ）次いで、シリコン酸化膜３の表面を第２の半導体
基板４の表面に貼り合せ、その後、図４（Ｄ）に示すよ
うに、半導体基板を上下逆さにする。
【００２９】（Ｅ）その後、第１の半導体基板１の裏面
を素子分離領域のシリコン窒化物８をストッパとして研
磨することによりＳＯＩ層５を形成する。 尚、その後は図１、図２に示すＳＯＩ半導体装置の製造
方法と全く同じように犠牲酸化、犠牲酸化膜の除去、ゲ
ート絶縁膜の形成及びゲートの形成を行うので、図示、
説明は省略する。本実施例によっても電界集中部が生じ
ないことは、素子分離領域１５の表面部がフッ酸による
エッチングレートがシリコン酸化膜よりも小さなシリコ
ン窒化物８からなることから明らかであるが、更に素子
間分離膜が薄いシリコン窒化物８とシリコン酸化膜２か
らなるので、素子間分離膜がシリコン窒化物１４のみか
らなる第１の実施例と比較してＳＯＩ層５の下部に発生
する表面準位の量を少なくすることができる。従って、
ＳＯＩ層５に形成されるトランジスタの特性の安定性を
より高めることができる。
を素子分離領域のシリコン窒化物８をストッパとして研
磨することによりＳＯＩ層５を形成する。 尚、その後は図１、図２に示すＳＯＩ半導体装置の製造
方法と全く同じように犠牲酸化、犠牲酸化膜の除去、ゲ
ート絶縁膜の形成及びゲートの形成を行うので、図示、
説明は省略する。本実施例によっても電界集中部が生じ
ないことは、素子分離領域１５の表面部がフッ酸による
エッチングレートがシリコン酸化膜よりも小さなシリコ
ン窒化物８からなることから明らかであるが、更に素子
間分離膜が薄いシリコン窒化物８とシリコン酸化膜２か
らなるので、素子間分離膜がシリコン窒化物１４のみか
らなる第１の実施例と比較してＳＯＩ層５の下部に発生
する表面準位の量を少なくすることができる。従って、
ＳＯＩ層５に形成されるトランジスタの特性の安定性を
より高めることができる。
【００３０】
【発明の効果】請求項１のＳＯＩ半導体装置の製造方法
は、素子分離領域の少なくとも表面部をシリコン酸化膜
よりもシリコン酸化膜用エッチング液によるエッチング
レートが小さい材料により形成することを特徴とするも
のである。従って、請求項１のＳＯＩ半導体装置の製造
方法によれば、犠牲酸化膜に対する素子分離領域のエッ
チングレートが低いので、犠牲酸化膜のウェットエッチ
ングによって素子分離領域が犠牲酸化膜以上にエッチン
グされて素子分離領域表面がＳＯＩ層の表面よりも低く
なることを防止することができる。従って、ゲート電極
内に食い込むようなゲート絶縁膜の角部ができてそこが
電界集中部となるということを防止することができる。
は、素子分離領域の少なくとも表面部をシリコン酸化膜
よりもシリコン酸化膜用エッチング液によるエッチング
レートが小さい材料により形成することを特徴とするも
のである。従って、請求項１のＳＯＩ半導体装置の製造
方法によれば、犠牲酸化膜に対する素子分離領域のエッ
チングレートが低いので、犠牲酸化膜のウェットエッチ
ングによって素子分離領域が犠牲酸化膜以上にエッチン
グされて素子分離領域表面がＳＯＩ層の表面よりも低く
なることを防止することができる。従って、ゲート電極
内に食い込むようなゲート絶縁膜の角部ができてそこが
電界集中部となるということを防止することができる。
【００３１】請求項２のＳＯＩ半導体装置の製造方法
は、請求項１のＳＯＩ半導体装置の製造方法において、
素子分離領域の少なくとも表面部を成す材料としてシリ
コン窒化物を用いることを特徴とするものである。従っ
て、請求項２のＳＯＩ半導体装置の製造方法によれば、
シリコン窒化物は犠牲酸化膜よりもフッ酸によるエッチ
ングレートが低いので、犠牲酸化膜のウェットエッチン
グによって素子分離領域が犠牲酸化膜以上にエッチング
されて素子分離領域表面がＳＯＩ層の表面よりも低くな
ることを防止することができる。
は、請求項１のＳＯＩ半導体装置の製造方法において、
素子分離領域の少なくとも表面部を成す材料としてシリ
コン窒化物を用いることを特徴とするものである。従っ
て、請求項２のＳＯＩ半導体装置の製造方法によれば、
シリコン窒化物は犠牲酸化膜よりもフッ酸によるエッチ
ングレートが低いので、犠牲酸化膜のウェットエッチン
グによって素子分離領域が犠牲酸化膜以上にエッチング
されて素子分離領域表面がＳＯＩ層の表面よりも低くな
ることを防止することができる。
【００３２】請求項３のＳＯＩ半導体装置の製造方法
は、請求項２のＳＯＩ半導体装置の製造方法において、
素子分離領域の表面部をシリコン窒化物により形成し、
該素子分離領域の奥部をシリコン酸化膜により形成する
ことを特徴とするものである。従って、請求項３のＳＯ
Ｉ半導体装置の製造方法によれば、素子分離領域の表面
がシリコン窒化物からなり、そのシリコン窒化物は犠牲
酸化膜よりもフッ酸によるエッチングレートが低いの
で、犠牲酸化膜のウェットエッチングによって素子分離
領域が犠牲酸化膜以上にエッチングされて素子分離領域
表面がＳＯＩ層の表面よりも低くなることを防止するこ
とができる。そして、素子分離領域の表面部のみをシリ
コン窒化物にすることによりＳＯＩ層の下部に発生する
界面準位の量を少なくすることができる。
は、請求項２のＳＯＩ半導体装置の製造方法において、
素子分離領域の表面部をシリコン窒化物により形成し、
該素子分離領域の奥部をシリコン酸化膜により形成する
ことを特徴とするものである。従って、請求項３のＳＯ
Ｉ半導体装置の製造方法によれば、素子分離領域の表面
がシリコン窒化物からなり、そのシリコン窒化物は犠牲
酸化膜よりもフッ酸によるエッチングレートが低いの
で、犠牲酸化膜のウェットエッチングによって素子分離
領域が犠牲酸化膜以上にエッチングされて素子分離領域
表面がＳＯＩ層の表面よりも低くなることを防止するこ
とができる。そして、素子分離領域の表面部のみをシリ
コン窒化物にすることによりＳＯＩ層の下部に発生する
界面準位の量を少なくすることができる。
【００３３】請求項４のＳＯＩ半導体装置の製造方法
は、請求項２又は３記載のＳＯＩ半導体装置の製造方法
において、素子分離領域の少なくとも表面部を成すシリ
コン窒化物の形成を第１の半導体基板の表面部に対する
窒素のイオン注入により行うことを特徴とするものであ
る。従って、請求項４のＳＯＩ半導体装置の製造方法に
よれば、窒素のイオン打込みにより半導体基板の表面部
を犠牲酸化膜よりもフッ酸の如きエッチング液によるエ
ッチングレートが低いシリコン窒化物にすることがで
き、従って、犠牲酸化膜のウェットエッチングによって
素子分離領域が犠牲酸化膜以上にエッチングされて素子
分離領域表面がＳＯＩ層の表面よりも低くなることを防
止することができる。そして、素子分離領域の表面部の
みをシリコン窒化物にすることによりＳＯＩ層の下部に
発生する界面準位の量を少なくすることができる。
は、請求項２又は３記載のＳＯＩ半導体装置の製造方法
において、素子分離領域の少なくとも表面部を成すシリ
コン窒化物の形成を第１の半導体基板の表面部に対する
窒素のイオン注入により行うことを特徴とするものであ
る。従って、請求項４のＳＯＩ半導体装置の製造方法に
よれば、窒素のイオン打込みにより半導体基板の表面部
を犠牲酸化膜よりもフッ酸の如きエッチング液によるエ
ッチングレートが低いシリコン窒化物にすることがで
き、従って、犠牲酸化膜のウェットエッチングによって
素子分離領域が犠牲酸化膜以上にエッチングされて素子
分離領域表面がＳＯＩ層の表面よりも低くなることを防
止することができる。そして、素子分離領域の表面部の
みをシリコン窒化物にすることによりＳＯＩ層の下部に
発生する界面準位の量を少なくすることができる。
【図１】（Ａ）乃至（Ｅ）は本発明ＳＯＩ半導体装置の
製造方法の第１の実施例の前半を工程順に示す断面図で
ある。
製造方法の第１の実施例の前半を工程順に示す断面図で
ある。
【図２】（Ａ）乃至（Ｄ）は本発明ＳＯＩ半導体装置の
製造方法の第１の実施例の後半を工程順に示す断面図で
ある。
製造方法の第１の実施例の後半を工程順に示す断面図で
ある。
【図３】（Ａ）乃至（Ｅ）は本発明ＳＯＩ半導体装置の
製造方法の第２の実施例の要部を工程順に示す断面図で
ある。
製造方法の第２の実施例の要部を工程順に示す断面図で
ある。
【図４】（Ａ）乃至（Ｅ）は本発明ＳＯＩ半導体装置の
製造方法の第３の実施例の要部を工程順に示す断面図で
ある。
製造方法の第３の実施例の要部を工程順に示す断面図で
ある。
【図５】（Ａ）乃至（Ｅ）はＳＯＩ半導体装置の製造方
法の従来例の前半を工程順に示す断面図である。
法の従来例の前半を工程順に示す断面図である。
【図６】（Ａ）乃至（Ｄ）は上記従来例の後半を工程順
に示す断面図である。
に示す断面図である。
１ 第１の半導体基板 ２ 素子分離領域の下部を成すシリコン酸化膜 ４ 第２の半導体基板 ５ ＳＯＩ層 ６ 素子分離領域の表面部を成すシリコン窒化物 １０ 素子分離領域の表面部を成すシリコン窒化物 １１ 犠牲酸化膜 １２ ゲート絶縁膜 １４ 素子分離領域を成すシリコン窒化物 １５ 素子分離領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/318 Ａ 7352−4Ｍ 21/76 Ｄ 9169−4Ｍ
Claims (4)
- 【請求項１】 第１の半導体基板の表面部の素子分離領
域を選択的にエッチングし、該第１の半導体基板表面上
に絶縁膜を形成し、該絶縁膜上に第２の半導体基板を接
着し、上記第１の半導体基板の裏面を素子分離領域内を
埋める上記絶縁膜をストッパとしてエッチングすること
により第１の半導体基板からなり上記素子分離領域によ
り囲繞されたＳＯＩ層を形成し、該ＳＯＩ層の表面に犠
牲酸化膜を形成し、該犠牲酸化膜を除去し、該ＳＯＩ層
上にゲート絶縁膜を形成し、その後ＳＯＩ層及び素子分
離領域上にゲート電極となる層を形成するＳＯＩ半導体
装置の製造方法において、 素子分離領域の少なくとも表面部をシリコン酸化膜より
もシリコン酸化膜用エッチング液によるエッチングレー
トが小さい材料により形成することを特徴とするＳＯＩ
半導体装置の製造方法 - 【請求項２】 素子分離領域の少なくとも表面部を成す
材料としてシリコン窒化物を用いることを特徴とする請
求項１記載のＳＯＩ半導体装置の製造方法 - 【請求項３】 素子分離領域の表面部をシリコン窒化物
により形成し、 該素子分離領域のそれよりも奥部をシリコン酸化膜によ
り形成することを特徴とする請求項２記載のＳＯＩ半導
体装置の製造方法 - 【請求項４】 素子分離領域の少なくとも表面部を成す
シリコン窒化物の形成を第１の半導体基板の表面部に対
する窒素のイオン注入により行うことを特徴とする請求
項２又は３記載のＳＯＩ半導体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02731193A JP3277957B2 (ja) | 1993-01-24 | 1993-01-24 | Ｓｏｉ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02731193A JP3277957B2 (ja) | 1993-01-24 | 1993-01-24 | Ｓｏｉ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224395A true JPH06224395A (ja) | 1994-08-12 |
| JP3277957B2 JP3277957B2 (ja) | 2002-04-22 |
Family
ID=12217545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02731193A Expired - Fee Related JP3277957B2 (ja) | 1993-01-24 | 1993-01-24 | Ｓｏｉ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3277957B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098123A (ja) * | 1995-06-20 | 1997-01-10 | Hyundai Electron Ind Co Ltd | 半導体素子及びその製造方法 |
| JP2005203685A (ja) * | 2004-01-19 | 2005-07-28 | Oki Electric Ind Co Ltd | 半導体装置，及び半導体装置の製造方法 |
-
1993
- 1993-01-24 JP JP02731193A patent/JP3277957B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098123A (ja) * | 1995-06-20 | 1997-01-10 | Hyundai Electron Ind Co Ltd | 半導体素子及びその製造方法 |
| JP2005203685A (ja) * | 2004-01-19 | 2005-07-28 | Oki Electric Ind Co Ltd | 半導体装置，及び半導体装置の製造方法 |
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| JP3277957B2 (ja) | 2002-04-22 |
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