JPH06236338A - データ入出力処理装置 - Google Patents
データ入出力処理装置Info
- Publication number
- JPH06236338A JPH06236338A JP5022259A JP2225993A JPH06236338A JP H06236338 A JPH06236338 A JP H06236338A JP 5022259 A JP5022259 A JP 5022259A JP 2225993 A JP2225993 A JP 2225993A JP H06236338 A JPH06236338 A JP H06236338A
- Authority
- JP
- Japan
- Prior art keywords
- signal processing
- output
- input
- processing unit
- address
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 回路規模を縮小し、かつ、プログラム容量及
び処理時間の削減を図る。 【構成】 ＣＰＵ１０のデータバス１５を出力信号処理
部１１とダイオード１２ａ，１２ｎを通じて入力信号処
理部１３に接続する。さらにＣＰＵ１０のアドレス信号
Ｓ１６を入力信号処理部１３に入力し、読み出し／書き
込み信号Ｓ１７とをデコーダ１４に入力する。デコーダ
１４からの許可パルス信号Ｓ１８で出力信号処理部１１
を制御する。
び処理時間の削減を図る。 【構成】 ＣＰＵ１０のデータバス１５を出力信号処理
部１１とダイオード１２ａ，１２ｎを通じて入力信号処
理部１３に接続する。さらにＣＰＵ１０のアドレス信号
Ｓ１６を入力信号処理部１３に入力し、読み出し／書き
込み信号Ｓ１７とをデコーダ１４に入力する。デコーダ
１４からの許可パルス信号Ｓ１８で出力信号処理部１１
を制御する。
Description
【０００１】
【産業上の利用分野】本発明は、双方向データバスを通
じて中央演算処理装置がスイッチなどの操作状態を読み
取り、かつ、制御信号を装置の出力信号処理部へ出力す
るデータ入出力処理装置に関する。
じて中央演算処理装置がスイッチなどの操作状態を読み
取り、かつ、制御信号を装置の出力信号処理部へ出力す
るデータ入出力処理装置に関する。
【０００２】
【従来の技術】図３は、従来のデータ入出力処理装置の
構成を示すブロック図である。図３において、この例
は、この装置の制御を行うＣＰＵ２０と、スイッチなど
を切り替えるための制御情報信号が入力される出力信号
処理部２１と、バッファ２２と、スイッチからの入力信
号が供給される入力信号処理部２３と、デコーダ２４
と、双方向データバス２５とを有している。
構成を示すブロック図である。図３において、この例
は、この装置の制御を行うＣＰＵ２０と、スイッチなど
を切り替えるための制御情報信号が入力される出力信号
処理部２１と、バッファ２２と、スイッチからの入力信
号が供給される入力信号処理部２３と、デコーダ２４
と、双方向データバス２５とを有している。
【０００３】次に、この従来例の構成の動作について説
明する。図４は従来例の構成における処理信号を示すタ
イミング図である。図４において、ＣＰＵ２０が処理す
るデータ取り込みモードでは、図４（ａ），（ｃ）に示
すアドレス情報Ｓ２６及び読み出し／書き込み（Ｒ／
Ｗ）信号Ｓ２７がデコーダ２４に入力される。デコーダ
２４から図４（ｂ）に示す許可パルス信号（Ｒ／Ｄ）Ｓ
２８を出力する。この許可パルス信号Ｓ２８を出力して
いる期間のみプログラムによるアドレスに対応した入力
信号処理部２３の情報をＣＰＵ２０が双方向データバス
２５からデータバス信号Ｓ２５として取り込む。
明する。図４は従来例の構成における処理信号を示すタ
イミング図である。図４において、ＣＰＵ２０が処理す
るデータ取り込みモードでは、図４（ａ），（ｃ）に示
すアドレス情報Ｓ２６及び読み出し／書き込み（Ｒ／
Ｗ）信号Ｓ２７がデコーダ２４に入力される。デコーダ
２４から図４（ｂ）に示す許可パルス信号（Ｒ／Ｄ）Ｓ
２８を出力する。この許可パルス信号Ｓ２８を出力して
いる期間のみプログラムによるアドレスに対応した入力
信号処理部２３の情報をＣＰＵ２０が双方向データバス
２５からデータバス信号Ｓ２５として取り込む。
【０００４】ＣＰＵ２０が処理する出力モードでは、図
４（ｅ）に示すようにＣＰＵ２０が取り込んだデータに
よってデコーダ２４から書き込みパルス信号（Ｗ／Ｒ）
Ｓ２９を出力する。この書き込みパルス信号Ｓ２９を出
力する期間のみ出力信号処理部２１へ制御情報信号が出
力され、この制御情報信号が出力信号処理部２１から送
出される。
４（ｅ）に示すようにＣＰＵ２０が取り込んだデータに
よってデコーダ２４から書き込みパルス信号（Ｗ／Ｒ）
Ｓ２９を出力する。この書き込みパルス信号Ｓ２９を出
力する期間のみ出力信号処理部２１へ制御情報信号が出
力され、この制御情報信号が出力信号処理部２１から送
出される。
【０００５】このアドレス情報を入力信号処理部２３へ
供給する代わりにＣＰＵ２０の出力ポートを使用して同
様の処理を行うこともできる。
供給する代わりにＣＰＵ２０の出力ポートを使用して同
様の処理を行うこともできる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来例
のデータ入出力処理装置では、バッファ２２を用いてい
るため回路規模とコストが嵩むという問題があった。
のデータ入出力処理装置では、バッファ２２を用いてい
るため回路規模とコストが嵩むという問題があった。
【０００７】また、アドレス情報に代えてＣＰＵ２０の
出力ポートを使う場合、そのプログラム容量が増大し処
理時間を短縮できないという問題があった。
出力ポートを使う場合、そのプログラム容量が増大し処
理時間を短縮できないという問題があった。
【０００８】本発明は、このような従来の問題を解決す
るものであり、回路規模を縮小できるとともに、プログ
ラム容量及び処理時間を削減できる優れたデータ入出力
処理装置の提供を目的とする。
るものであり、回路規模を縮小できるとともに、プログ
ラム容量及び処理時間を削減できる優れたデータ入出力
処理装置の提供を目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明のデータ入出力処理装置は、プログラム動作
する中央演算処理装置に接続される双方向データバスと
接続する出力信号処理手段と、双方向データバスにダイ
オードを通じて接続され、かつ、出力信号処理手段で使
用するアドレスと異なる他のアドレスに接続する入力信
号処理手段と、入力信号処理手段で使用するアドレスラ
インが実質的に零になるように選択したアドレスと読み
出し書き込み制御信号のデコード結果とを出力信号処理
手段へ与えるデコード手段とを備える構成としている。
に、本発明のデータ入出力処理装置は、プログラム動作
する中央演算処理装置に接続される双方向データバスと
接続する出力信号処理手段と、双方向データバスにダイ
オードを通じて接続され、かつ、出力信号処理手段で使
用するアドレスと異なる他のアドレスに接続する入力信
号処理手段と、入力信号処理手段で使用するアドレスラ
インが実質的に零になるように選択したアドレスと読み
出し書き込み制御信号のデコード結果とを出力信号処理
手段へ与えるデコード手段とを備える構成としている。
【００１０】
【作用】このような構成の本発明のデータ入出力処理装
置では、入力信号処理手段が双方向データバスにダイオ
ードを通じて接続され、かつ、出力信号処理手段で使用
するアドレスと異なる他のアドレスに接続される。さら
に、入力信号処理手段で使用するアドレスラインが実質
的に零になるように選択したアドレスと読み出し書き込
み制御信号のデコード結果とを出力信号処理手段へ与え
ているので、入力信号処理手段の情報を取り込む許可パ
ルス及び慣用的なバッファが不要になる。
置では、入力信号処理手段が双方向データバスにダイオ
ードを通じて接続され、かつ、出力信号処理手段で使用
するアドレスと異なる他のアドレスに接続される。さら
に、入力信号処理手段で使用するアドレスラインが実質
的に零になるように選択したアドレスと読み出し書き込
み制御信号のデコード結果とを出力信号処理手段へ与え
ているので、入力信号処理手段の情報を取り込む許可パ
ルス及び慣用的なバッファが不要になる。
【００１１】また中央演算処理装置の出力ポートを使用
して同様の処理を行う場合には出力ポートを操作するス
テップが省略される。したがって、回路規模を縮小でき
るとともに、プログラム容量及び処理時間を削減でき
る。
して同様の処理を行う場合には出力ポートを操作するス
テップが省略される。したがって、回路規模を縮小でき
るとともに、プログラム容量及び処理時間を削減でき
る。
【００１２】
【実施例】以下、本発明のデータ入出力処理装置の実施
例を図面を参照して詳細に説明する。
例を図面を参照して詳細に説明する。
【００１３】図１は、本発明のデータ入出力処理装置の
実施例における構成を示すブロック図である。図１にお
いて、この例は、この装置の制御を行うＣＰＵ１０と、
スイッチなどの切り替えるための制御情報信号が入力さ
れる出力信号処理部１１と、ダイオード１２ａ，１２ｎ
と、図示しないスイッチからの入力信号が供給される入
力信号処理部１３と、デコーダ１４と、双方向データバ
ス１５とを有している。ＣＰＵ１０はプログラムによっ
て動作し、双方向データバス１５により出力信号処理部
１１及びダイオード１２ａ，１２ｎを通じて入力信号処
理部１３に接続され、またアドレス信号Ｓ１６により入
力信号処理部１３及びデコーダ１４に接続されている。
実施例における構成を示すブロック図である。図１にお
いて、この例は、この装置の制御を行うＣＰＵ１０と、
スイッチなどの切り替えるための制御情報信号が入力さ
れる出力信号処理部１１と、ダイオード１２ａ，１２ｎ
と、図示しないスイッチからの入力信号が供給される入
力信号処理部１３と、デコーダ１４と、双方向データバ
ス１５とを有している。ＣＰＵ１０はプログラムによっ
て動作し、双方向データバス１５により出力信号処理部
１１及びダイオード１２ａ，１２ｎを通じて入力信号処
理部１３に接続され、またアドレス信号Ｓ１６により入
力信号処理部１３及びデコーダ１４に接続されている。
【００１４】次に、この実施例の構成における動作につ
いて説明する。図２は実施例の構成における処理信号を
示すタイミング図である。図２において、ＣＰＵ１０が
処理するデータ取り込みモードでは、図２（ａ），
（ｂ）に示すようにＣＰＵ１０のプログラムによってア
ドレス信号Ｓ１６に対応したスイッチなどの操作の情報
が、入力信号処理部１３からダイオード１２ａ，１２ｎ
及び双方向データバス１５を通じてデータバス信号Ｓ１
５としてＣＰＵ１０に取り込まれる。
いて説明する。図２は実施例の構成における処理信号を
示すタイミング図である。図２において、ＣＰＵ１０が
処理するデータ取り込みモードでは、図２（ａ），
（ｂ）に示すようにＣＰＵ１０のプログラムによってア
ドレス信号Ｓ１６に対応したスイッチなどの操作の情報
が、入力信号処理部１３からダイオード１２ａ，１２ｎ
及び双方向データバス１５を通じてデータバス信号Ｓ１
５としてＣＰＵ１０に取り込まれる。
【００１５】取り込んだデータ及びプログラムに応じて
アドレス信号Ｓ１６と読み出し／書き込み（Ｒ／Ｗ）信
号Ｓ１７をデコードした許可パルス信号（Ｒ／Ｄ）Ｓ１
８によって制御情報が、データバス１５から出力信号処
理部１１へ出力される。
アドレス信号Ｓ１６と読み出し／書き込み（Ｒ／Ｗ）信
号Ｓ１７をデコードした許可パルス信号（Ｒ／Ｄ）Ｓ１
８によって制御情報が、データバス１５から出力信号処
理部１１へ出力される。
【００１６】ＣＰＵ１０が処理する出力モードでは、図
２（ｅ）に示すようにＣＰＵ１０が取り込んだデータに
よってデコーダ１４から書き込みパルス信号（Ｗ／Ｒ）
Ｓ１９が出力される。この書き込みパルス信号（Ｗ／
Ｒ）Ｓ１９が出力される期間のみ出力信号処理部１１へ
制御情報信号を出力し、この制御情報信号が出力信号処
理部１１から送出される。
２（ｅ）に示すようにＣＰＵ１０が取り込んだデータに
よってデコーダ１４から書き込みパルス信号（Ｗ／Ｒ）
Ｓ１９が出力される。この書き込みパルス信号（Ｗ／
Ｒ）Ｓ１９が出力される期間のみ出力信号処理部１１へ
制御情報信号を出力し、この制御情報信号が出力信号処
理部１１から送出される。
【００１７】このアドレス情報を入力信号処理部１３へ
供給する代わりにＣＰＵ１０の出力ポートを使用して同
様の処理を行うこともできる。この場合、出力ポートを
操作するステップを省略できる。
供給する代わりにＣＰＵ１０の出力ポートを使用して同
様の処理を行うこともできる。この場合、出力ポートを
操作するステップを省略できる。
【００１８】
【発明の効果】以上の説明から明らかなように、本発明
のデータ入出力処理装置は、入力信号処理手段が双方向
データバスにダイオードを通じて接続され、かつ、出力
信号処理手段で使用するアドレスと異なる他のアドレス
に接続されるとともに、入力信号処理手段で使用するア
ドレスラインが実質的に零になるように選択したアドレ
スと読み出し書き込み制御信号のデコード結果とを出力
信号処理手段へ与えているので、入力信号処理手段の情
報を取り込む許可パルス及び慣用的なバッファが不要に
なる。また、中央演算処理装置の出力ポートを使用して
同様の処理を行う場合には出力ポートを操作するステッ
プが省略される。これによって、回路規模を縮小できる
とともに、プログラム容量及び処理時間を削減できると
いう効果を有する。
のデータ入出力処理装置は、入力信号処理手段が双方向
データバスにダイオードを通じて接続され、かつ、出力
信号処理手段で使用するアドレスと異なる他のアドレス
に接続されるとともに、入力信号処理手段で使用するア
ドレスラインが実質的に零になるように選択したアドレ
スと読み出し書き込み制御信号のデコード結果とを出力
信号処理手段へ与えているので、入力信号処理手段の情
報を取り込む許可パルス及び慣用的なバッファが不要に
なる。また、中央演算処理装置の出力ポートを使用して
同様の処理を行う場合には出力ポートを操作するステッ
プが省略される。これによって、回路規模を縮小できる
とともに、プログラム容量及び処理時間を削減できると
いう効果を有する。
【図１】本発明のデータ入出力処理装置の実施例におけ
る構成を示すブロック図
る構成を示すブロック図
【図２】実施例の構成における処理信号を示すタイミン
グ図
グ図
【図３】従来のデータ入出力処理装置の構成を示すブロ
ック図
ック図
【図４】従来例の構成における処理信号を示すタイミン
グ図
グ図
１０ ＣＰＵ １１ 出力信号処理部 １２ａ，１２ｎ ダイオード １３ 入力信号処理部 １４ デコーダ １５ 双方向データバス Ｓ１６ アドレス信号 Ｓ１５ データバス信号 Ｓ１７ 読み出し／書き込み信号 Ｓ１８ 許可パルス信号 Ｓ１９ 書き込みパルス信号
Claims (1)
- 【請求項１】 プログラム動作する中央演算処理装置に
接続される双方向データバスと接続する出力信号処理手
段と、上記双方向データバスにダイオードを通じて接続
され、かつ、上記出力信号処理手段で使用するアドレス
と異なる他のアドレスに接続する入力信号処理手段と、
上記入力信号処理手段で使用するアドレスラインが実質
的に零になるように選択したアドレスと読み出し書き込
み制御信号のデコード結果とを上記出力信号処理手段へ
与えるデコード手段とを備えるデータ入出力処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5022259A JPH06236338A (ja) | 1993-02-10 | 1993-02-10 | データ入出力処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5022259A JPH06236338A (ja) | 1993-02-10 | 1993-02-10 | データ入出力処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06236338A true JPH06236338A (ja) | 1994-08-23 |
Family
ID=12077780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5022259A Pending JPH06236338A (ja) | 1993-02-10 | 1993-02-10 | データ入出力処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06236338A (ja) |
-
1993
- 1993-02-10 JP JP5022259A patent/JPH06236338A/ja active Pending
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