JPH06252329A - 半導体装置 - Google Patents

半導体装置

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JPH06252329A
JPH06252329A JP5040099A JP4009993A JPH06252329A JP H06252329 A JPH06252329 A JP H06252329A JP 5040099 A JP5040099 A JP 5040099A JP 4009993 A JP4009993 A JP 4009993A JP H06252329 A JPH06252329 A JP H06252329A
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JP
Japan
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semiconductor chip
conductive film
inner lead
insulating tape
bonding wire
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JP5040099A
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English (en)
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Masahiko Hori
将彦 堀
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Toshiba Corp
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Toshiba Corp
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Publication date
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Abstract

(57)【要約】 【目的】インナリードと半導体チップの電極パッドとの
間を通る絶縁性テープ上の配線層を薄い導電膜にするこ
とによってインナリードと半導体チップとを接続するボ
ンディングワイヤのループ高さを低く制御し変形に強く
する。 【構成】ＬＯＣ構造であり、各インナリード13の端部は
半導体チップ11主表面上に絶縁テープ24により固着され
ている。絶縁テープ24において各インナリード13が固着
されない電極パッド12寄りの領域に導電性膜25が露出し
ている。電源ピンでない各インナリード13と半導体チッ
プ11の電極パッド12とは例えばボンディングワイヤ26に
より導電性膜25に接触せずに接続されている。半導体チ
ップ11の電極パッド12中、電源パッドに相当するパッド
と上記導電性膜25がボンディングワイヤ27により接続さ
れている。さらに、導電性膜25は各インナリード13中の
電源ピンに相当するリードにボンディングワイヤ28によ
り接続されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は特にＬＯＣ（lead on
chip）構造の半導体装置に関する。
【０００２】
【従来の技術】図４は従来のＬＯＣ構造の半導体装置の
構成を示す斜視図である。ＬＯＣ構造は半導体チップ11
主表面上の電極パッド12を半導体チップの中央部に配置
し、各インナリード13の端部を半導体チップ11主表面上
に絶縁テープ14により固着させる。これによりパッケー
ジ15の縮小化を図っている。
【０００３】素子の微細化が進む一方、電源の安定化は
不可欠であり、ＬＯＣ構造では電源用リード16を設けて
いる。電源用リード16は各インナリード13の一部から延
在し各インナリード13の端部と半導体チップの電極パッ
ド12の間を横切るように絶縁テープ14上に形成されてい
る。電源用リード16は半導体チップの電極パッド12のう
ちの所定のパッドにワイヤボンディングされる。
【０００４】図５は図４の構成の一部を示す断面図であ
る。絶縁テープ14はその絶縁部材17表裏面に絶縁性の接
着剤18が塗布されており半導体チップと各インナリード
13及び電源用リード16を固定している。
【０００５】上記電源用リード16はインナリード13から
の延在であるのでその厚さはインナリード13と同等で１
２５〜２００μｍある。従って、各インナリード13と電
極パッド12とを接続するボンディングワイヤ19は高いル
ープをもって電源用リード16を飛び越えなければならな
い。
【０００６】上記構成によれば、ボンディングワイヤ19
は電源用リード16と接触しないように一定の高さにルー
プ形成されるが、ループ高さが大きく、そのバラツキも
大きい。このため、薄型パッケージに対してはボンディ
ングワイヤ19のループ高さの制御が非常に困難である。
さらに、ボンディングワイヤ19はモールド時、ワイヤ流
れ等、ボンディングワイヤどうし、または電源用リード
16との接触の可能性は一層高くなる。
【０００７】
【発明が解決しようとする課題】このように、従来では
電源用リードの存在によりボンディングワイヤのループ
高さが高くなり、制御困難という問題があり、半導体装
置の不良が発生しやすいという欠点がある。
【０００８】この発明は上記事情を考慮してなされたも
のであり、その目的は、ＬＯＣ構造をとる半導体パッケ
ージ内のボンディングワイヤのループ高さまたは形状を
できるだけ制御しやすいようにした半導体装置を提供す
ることにある。
【０００９】
【課題を解決するための手段】この発明の半導体装置
は、半導体チップの主表面上所定の位置に張付けられた
絶縁性テープと、前記絶縁性テープの一表面上もしくは
内部に形成された薄膜の配線層と、前記絶縁性テープに
端部が固着されたインナリードと、前記インナリードと
半導体チップが前記薄膜の配線層を介さずに電気的接続
される第１の接続手段と、前記薄膜の配線層を介して前
記インナリードと前記半導体チップが電気的接続される
第２の接続手段とを具備したことを特徴とする。
【００１０】
【作用】この発明では、薄膜の配線層によってインナリ
ードと半導体チップが電気的接続される第１の接続手段
ではループ高さが低い形状のボンディングワイヤが構成
される。第２の接続手段により半導体チップ表面の任意
の箇所に接続可能となりインナリードの縮小に有利な構
成を得る。
【００１１】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
【００１２】図１はこの発明の一実施例による半導体装
置の要部の構成を示す平面図である。ＬＯＣ構造であ
り、半導体チップ11主表面上の電極パッド12は半導体チ
ップの中央部に配置されている。各インナリード13の一
端部は半導体チップ11主表面上に例えばポリイミドから
なる絶縁テープ24により固着されている。
【００１３】この実施例では絶縁テープ24において各イ
ンナリード13が固着されない電極パッド12寄りのボンデ
ィング領域にＣｕ等からなる導電性膜25が露出してい
る。ここで、電源ピンでない各インナリード13と半導体
チップ11の電極パッド12とは例えばボンディングワイヤ
26により導電性膜25に接触せずに接続されている。
【００１４】一方、半導体チップ11の電極パッド12中、
電源パッドに相当するパッドと上記導電性膜25がボンデ
ィングワイヤ27により接続されている。さらに、導電性
膜25は各インナリード13中の電源ピンに相当するリード
にボンディングワイヤ28により接続されている。
【００１５】図２は図１の構成の一部を示す断面図であ
る。半導体チップ11と各インナリード13を固定させる絶
縁テープ24はその構造内において絶縁部材31の一表面に
導電性膜25が形成され、その上下に絶縁性の接着剤32が
塗布され、ワイヤボンディングされる領域は露出してい
る。インナリード13が１２５〜２００μｍとすると、絶
縁部材31は４０μｍ、接着剤32は２０μｍ、導電性膜25
は１０μｍ程度で構成される。
【００１６】上記構成によれば、各インナリード13と電
極パッド12とを直接接続するボンディングワイヤ26のル
ープ高さはあまり必要なく、前記図５に比べて各ボンデ
ィングワイヤ26の距離も短く設定できる。また、ボンデ
ィングワイヤ27，28も無理なく任意の場所で接続関係を
構成できる。これにより、従来に比べパッケージ15に薄
型のものを採用できる。
【００１７】図３はこの発明の他の実施例を示す図２に
対応する断面図である。前記図５と同様な絶縁性テープ
35を用いる。ボンディング領域部分の接着剤36が除去さ
れ、露出した絶縁部材37上に導電性膜25が形成されてい
る。絶縁性テープ35がより薄くなり各ボンディングワイ
ヤのループ制御はさらに容易になる。
【００１８】
【発明の効果】以上説明したようにこの発明によれば、
ボンディングワイヤのループ高さの制御が容易になり、
ＬＯＣ構造の薄型パッケージに容易に対応できる高信頼
性の半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の一実施例による半導体装置の要部の
構成を示す平面図。
【図２】図１の構成の一部を示す断面図。
【図３】この発明の他の実施例を示す図２に対応する断
面図。
【図４】従来のＬＯＣ構造の半導体装置の構成を示す斜
視図。
【図５】図４の構成の一部を示す断面図。
【符号の説明】
11…半導体チップ、12…電極パッド、13…インナリー
ド、24，35…絶縁テープ、25…導電性膜、26，27，28…
ボンディングワイヤ、31，37…絶縁部材、32，36…接着
剤。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの主表面上所定の位置に張
    付けられた絶縁性テープと、 前記絶縁性テープの一表面上もしくは内部に形成された
    薄膜の配線層と、 前記絶縁性テープに端部が固着されたインナリードと、 前記インナリードと半導体チップが前記薄膜の配線層を
    介さずに電気的接続される第１の接続手段と、 前記薄膜の配線層を介して前記インナリードと前記半導
    体チップが電気的接続される第２の接続手段とを具備し
    たことを特徴とする半導体装置。
  2. 【請求項２】 前記薄膜の配線層を電源用配線に用いる
    ことを特徴とする請求項１記載の半導体装置。
JP5040099A 1993-03-01 1993-03-01 半導体装置 Pending JPH06252329A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1050749A (ja) * 1996-08-05 1998-02-20 Nec Corp 半導体装置及びその製造方法
US6303948B1 (en) 1996-02-29 2001-10-16 Kabushiki Kaisha Toshiba Pad layout and lead layout in semiconductor device
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