JPH0629478A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 トランジスタ特性チェック用パターンと回路
スピードマージンチェック用リングオシレータパータン
とを形成する際に、必要とする測定端子の総数を減少さ
せること。 【構成】 インバータ回路を奇数段ループ状に接続して
構成したリングオシレータのうち、ある段のインバータ
の入力にトランスファゲート１８，１９を、出力にトラ
ンスファゲート２０を設ける。このインバータを構成す
るＰ，Ｎ型ＭＯＳ１１，１２をトランジスタチェック用
パターンとして用いる。発振制御端子１０により、トラ
ンスファゲート１８〜２０をオンオフ制御してリングオ
シレータをオンオフ可能とする。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は半導体集積回路装置に関し、特に
ＣＭＯＳ型半導体集積回路の諸特性を評価するための特
性チェックパターンを有する半導体集積回路装置に関す
るものである。

【０００２】

【従来技術】従来のこの種の特性チェック用パターンの
例として、ＣＭＯＳ（Complementary ＭＯＳ）型半導体
集積回路を構成するトランジスタの特性チェックを行う
場合には、図３（ａ），（ｂ）に示すようなものがあ
る。（ａ）はＰ型ＭＯＳトランジスタ１１の特性チェッ
ク用パターンを示し、ゲート端子１，ドレイン端子２，
ソース端子３の３つの測定端子を設けている。また、
（ｂ）はＮ型ＭＯＳトランジスタ１２の場合であり、ゲ
ート端子４，ドレイン端子５，ソース端子６の３つの測
定端子を設けている。

【０００３】これ等図３（ａ），（ｂ）に示した特性チ
ェック用パターンをＩＣチップの周辺部に配置すること
により、Ｐ，Ｎ型の各ＭＯＳトランジスタの閾値電圧や
オン電流等の特性を測定するようになっている。

【０００４】また、ＩＣチップ内部回路の簡易的な特性
チェックをチップ周辺部に配置した特性チェックパータ
ンにより行う場合には、例えば、インバータ回路のスピ
ードマージンチェックを行う場合には、図４に示すよう
な特性チェックパターンを設けている。

【０００５】この図４の構成はリングオシレータであ
り、インバータ１４〜１７を縦続接続し、終段インバー
タ１７の出力を２入力ナンドゲート（インバータと等
価）１３を介してインバータ１４の入力へ印加するよう
にした５段インバータ構成のリングオシレータとなって
いる。

【０００６】そして、電源端子７，グランド端子８，発
振周波数測定端子９（インバータ１７の出力）及び発振
制御端子（ナンドゲート１３の他入力）１０の４つの端
子を設け、発振周波数測定端子９における発振周波数を
測定することで、そのスピードマージンをチェックする
ようになっている。

【０００７】この様な従来の特性チェックパターンで
は、単体トランジスタ特性チェックと回路のスピードマ
ージンチェックとの両方を行う場合、図３（ａ），
（ｂ）及び図４に示した３つの異なる特性チェックパタ
ーンを、ＩＣチップ周辺部に夫々配置する必要があり、
測定用端子だけでも合計１０個が必要となり、集積度の
低下の一因となっている。

【０００８】

【発明の目的】そこで、本発明はこの様な従来技術の欠
点を解決するべくなされたものであって、その目的とす
るところは、特性チェックパータンのための測定端子の
数を減らすようにして集積度の低下を抑止することが可
能な半導体集積回路装置を提供することにある。

【０００９】

【発明の構成】本発明による半導体集積回路装置は、Ｃ
ＭＯＳトランジスタにより構成された奇数個のインバー
タを有し、これ等インバータを互いに縦続接続して初段
インバータの入力に最終段インバータの出力を供給する
ように構成されたリングオシレータと、前記インバータ
のうち所定の１つを構成するＰ型及びＮ型ＭＯＳトラン
ジスタの各ゲートとこのインバータの前段のインバータ
の出力との間に夫々設けられた第１及び第２のスイッチ
ング手段と、前記所定のインバータの出力とこのインバ
ータの後段のインバータの入力との間をオンオフする第
３のスイッチング手段と、前記所定のインバータの出力
を導出する端子と、前記リングオシレータの発振を制御
する発振制御信号印加端子と、この発振制御信号に応じ
て前記第１〜第３のスイッチング手段のオンオフ制御を
なす制御手段と、前記Ｐ型及びＮ型ＭＯＳトランジスタ
の各ゲートに夫々接続されたこれ等トランジスタの特性
チェック用の端子とを含むことを特徴とする。

【００１０】

【実施例】以下に本発明の実施例を図面を参照しつつ詳
細に説明する。

【００１１】図１は本発明の一実施例の回路図である。
本実施例では、インバータ回路１４〜１７を４個縦続接
続し、第４段目のインバータ回路１７の出力をトランス
ファゲート１８及びトランスファゲート１９を介して夫
々Ｐ型ＭＯＳトランジスタ１１とＮ型ＭＯＳトランジス
タ１２の各ゲートに接続している。またこのＰ型ＭＯＳ
トランジスタ１１とＮ型ＭＯＳトランジスタ１２とによ
り構成されるインバータの出力は、発振周波数測定端子
９に接続されると共に、トランスファゲート２０を介し
て第１段目のインバータ回路１４のゲートに接続されて
いる。

【００１２】このように奇数個のインバータ回路で閉ル
ープを形成することにより、リングオシレータを構成す
ると共に、トランスファゲート１８，１９，２０のスイ
ッチングによりＰ型ＭＯＳトランジスタ１１とＮ型ＭＯ
Ｓトランジスタ１２との各単体トランジスタ特性チェッ
クを行うことができる。

【００１３】トランジスタ１１及び１２の各ゲートは特
性チェックのための端子１及び４に夫々接続されてお
り、リングオシレータの発振を制御する発振制御信号印
加端子１０が設けられている。この発振制御信号は、ト
ランスファゲート１８，１９及び２０のオンオフをなす
ための制御回路であるインバータ２１へ入力され、この
インバータ２１の出力は次段のインバータ２２の入力と
なっている。これ等インバータ２１，２２の出力によ
り、トランスファゲート１８，１９，２０のオンオフが
制御される。

【００１４】次に回路動作について説明する。リングオ
シレータを動作させ、その発振周波数を発振周波数測定
端子９から測定する場合には、まず電源端子７を５
［Ｖ］とし、ＧＮＤ端子８を０［Ｖ］とし、さらにＰ型
及びＮ型ＭＯＳトランジスタ１１及び１２のゲート端子
１，４を夫々フローティング状態とし、発振制御端子１
０をハイレベルにすることにより、３個のトランスファ
ゲート１８，１９，２０をオン状態としてリングオシレ
ータを発振させる。

【００１５】一方、リングオシレータを停止させる場合
には、発振制御端子１０をロウレベルにすることによ
り、３個のトランスファゲート１８，１９，２０をオフ
状態にして発振を停止させている。

【００１６】Ｎ型ＭＯＳトランジスタ１２のトランジス
タの特性を測定する場合には、まず発振制御端子１０を
ロウレベルにしてリングオシレータを停止させ、Ｐ型Ｍ
ＯＳトランジスタ１１のゲート端子１を５［Ｖ］に固定
してＰ型トランジスタ１１をオフ状態で測定する。

【００１７】例えば、Ｎ型ＭＯＳトランジスタ１２の閾
値電圧を測定する場合には、発振周波数測定端子９をド
レインとして、ＧＮＤ端子８との間に５［Ｖ］の電圧を
印加し、ゲート端子４に印加する電圧を０［Ｖ］から徐
々に増加させ、発振周波数測定端子９とＧＮＤ端子８間
を流れる電流がある値になった時のゲート端子４の電圧
を閾値電圧として測定する。

【００１８】また、Ｐ型ＭＯＳトランジスタ１１のトラ
ンジスタ特性を測定する場合には、発振制御端子１０を
ロウレベルにしてリングオシレータを停止させ、Ｎ型Ｍ
ＯＳトランジスタ１２のゲート端子４を０［Ｖ］に固定
し、Ｎ型ＭＯＳトランジスタ１２をオフさせた状態で測
定する。

【００１９】例えば、Ｐ型ＭＯＳトランジスタ１１の閾
値電圧を測定する場合には、発振周波数測定端子９をド
レインとして０［Ｖ］に電圧を固定し、電源端子７を５
［Ｖ］とし、ゲート端子１に印加する電圧を５［Ｖ］か
ら徐々に減少させ、発振周波数測定端子９と電源端子７
間を流れる電流がある値になった時のゲート端子１の電
圧から５［Ｖ］差し引いた値を閾値電圧として測定す
る。

【００２０】発振制御端子１０及び第１段目のインバー
タ回路１４の入力部に約５０［ＫΩ］のプルダウン抵抗
２３，２４を夫々接続することにより、リングオシレー
タ停止時にインバータ回路１４の出力電圧を固定して貫
通電流を抑え、また発振制御端子１０に電圧が印加され
ていない時にはリングオシレータを停止させるという働
きをもたせている。

【００２１】このように、リングオシレータのパターン
とＰ型及びＮ型ＭＯＳトランジスタ特性チェックパター
ンとを組合わせることにより、計６個の測定端子で回路
のスピードマージンチェックと単体トランジスタ特性チ
ェックとが可能となる。

【００２２】次に、本発明の第２の実施例について図面
を参照して説明する。

【００２３】図２は本発明の第２の実施例の回路図であ
り、図１と同等部分は同一符号により示している。図に
おいて、Ｐ型ＭＯＳトランジスタ１１のソース端子３と
電源端子７とを分割し、またＮ型ＭＯＳトランジスタ１
２のソース端子６とＧＮＤ端子８とを分割して構成して
いる。

【００２４】このように構成することにより、例えば電
源端子７及びＧＮＤ端子８を内部回路の電源，ＧＮＤ端
子と共用した場合、内部回路の電源とＧＮＤ間に定常電
流が流れている時でも、Ｐ型ＭＯＳトランジスタ１１及
びＮ型ＭＯＳトランジスタ１２のトランジスタ特性チェ
ックを行うことができる。

【００２５】測定端子の総数は８個となり、リングオシ
レータのパターンとＰ型及びＮ型ＭＯＳトランジスタ特
性チェックパターンとの３つの異なる特性チェックパタ
ーンを使用していた従来の場合と比較して、２個減らす
ことができる。

【００２６】

【発明の効果】以上説明したように本発明は、リングオ
シレータのパターンとＰ型及びＮ型ＭＯＳトランジスタ
特性チェックパターンとを組合わせて１つの回路として
構成することにより、リングオシレータのパターンとＰ
型及びＮ型ＭＯＳトランジスタ特性チェックパータンと
の３つの異なる特性チェックパターンを使用していた従
来の場合と比較して、必要とする測定端子数を、電源端
子及びＧＮＤ端子を内部回路の電源端子及びＧＮＤ端子
と分割しない場合には１０個から６個に減少でき、電源
端子及びＧＮＤ端子を内部回路の電源端子及びＧＮＤ端
子と分割する場合には、１０個から８個に減少できると
いう効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例の回路図である。

【図２】本発明の他の実施例の回路図である。

【図３】（ａ）は従来のＰ型ＭＯＳトランジスタの特性
チェックパターンを示す図、（ｂ）は従来のＮ型ＭＯＳ
トランジスタの特性チェックパターンを示す図である。

【図４】従来のスピードマージンチェック用のリングオ
シレータの回路図である。

【符号の説明】 １，４ ゲート端子 ２，５ ドレイン端子 ３，６ ソース端子 ７ 電源端子 ８ グランド端子 ９ 測定端子 １０ 発振制御端子 １１ Ｐ型ＭＯＳトランジスタ １２ Ｎ型ＭＯＳトランジスタ １４〜１７ インバータ １８〜２０ トランスファゲート ２３，２４ プルダウン抵抗

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＣＭＯＳトランジスタにより構成された
   奇数個のインバータを有し、これ等インバータを互いに
   縦続接続して初段インバータの入力に最終段インバータ
   の出力を供給するように構成されたリングオシレータ
   と、前記インバータのうち所定の１つを構成するＰ型及
   びＮ型ＭＯＳトランジスタの各ゲートとこのインバータ
   の前段のインバータの出力との間に夫々設けられた第１
   及び第２のスイッチング手段と、前記所定のインバータ
   の出力とこのインバータの後段のインバータの入力との
   間をオンオフする第３のスイッチング手段と、前記所定
   のインバータの出力を導出する端子と、前記リングオシ
   レータの発振を制御する発振制御信号印加端子と、この
   発振制御信号に応じて前記第１〜第３のスイッチング手
   段のオンオフ制御をなす制御手段と、前記Ｐ型及びＮ型
   ＭＯＳトランジスタの各ゲートに夫々接続されたこれ等
   トランジスタの特性チェック用の端子とを含むことを特
   徴とする半導体集積回路装置。
2. 【請求項２】 前記Ｐ型及びＮ型ＭＯＳトランジスタの
   各ソース端子を夫々前記リングオシレータを構成する他
   のインバータの電源用端子とは独立に設けたことを特徴
   とする請求項１記載の半導体集積回路装置。