JPH03185919A - 初段入力回路 - Google Patents
初段入力回路Info
- Publication number
- JPH03185919A JPH03185919A JP1325118A JP32511889A JPH03185919A JP H03185919 A JPH03185919 A JP H03185919A JP 1325118 A JP1325118 A JP 1325118A JP 32511889 A JP32511889 A JP 32511889A JP H03185919 A JPH03185919 A JP H03185919A
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- transistor
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- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 238000007664 blowing Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は初段入力回路に関する。
従来のこの種の初段入力回路は、第４図のように、Ｐチ
ャンネルＭＯ３トランジスタ１とＮチャンネルＭＯ３ト
ランジスタ２と、入力信′号φＩＮの入力される入力端
子３と、初段信号φ１の出力される出力端子４とを有し
ており、入力信号φ■ＮがＬＯＷ （低）レベルのとき
、出力信号φ１はＨｉｇｈ （高）レベル、逆に入力信
号φＩＮがＨｉｇｈレベルのとき、出力信号φｌはＬＯ
Ｗレベルとなる。
ャンネルＭＯ３トランジスタ１とＮチャンネルＭＯ３ト
ランジスタ２と、入力信′号φＩＮの入力される入力端
子３と、初段信号φ１の出力される出力端子４とを有し
ており、入力信号φ■ＮがＬＯＷ （低）レベルのとき
、出力信号φ１はＨｉｇｈ （高）レベル、逆に入力信
号φＩＮがＨｉｇｈレベルのとき、出力信号φｌはＬＯ
Ｗレベルとなる。
ここで、トランジスタ１，２のゲートは共通接続され、
入力端子３に接続され、トランジスタ１゜２の直列体の
接続点を出力端子４に接続している。
入力端子３に接続され、トランジスタ１゜２の直列体の
接続点を出力端子４に接続している。
前述した従来の初段入力回路において、入力信号φＩＮ
は、ＶＩＨとして、少なくとも２．４Ｖ。
は、ＶＩＨとして、少なくとも２．４Ｖ。
ＶＩＬとして多くとも０．８Ｖが必要である。
今、ＰチャンネルＭＯ３トランジスタ１の能力が小さく
なり、かつＮチャンネルＭＯ３トランジスタ２の能力が
大きくなる方向に製造条件がずれた場合、入力信号φＩ
ＮのＶＩＬのスペックの０．８Ｖに対して、余裕がなく
なったり、それ以下のレベルになったりしていた。また
、即ち、０．８Ｖの入力では、出力が高レベルとならな
いような事故があった。ＰチャンネルＭＯ３トランジス
タ２の能力が大きくなり、ＮチャンネルＭＯ３トランジ
スタ２の能力が小さくなる方向に製造条件がずれた場合
、入力信号φＩＮのＶＩＨのスペックの２．４Ｖに対し
て余裕がなくなったり、それ以上のレベルになる欠点を
有している。即ち、スペック（スペシフイケーション）
の２．４ｖの入力では、出力が低レベルとならないよう
な事故があった。
なり、かつＮチャンネルＭＯ３トランジスタ２の能力が
大きくなる方向に製造条件がずれた場合、入力信号φＩ
ＮのＶＩＬのスペックの０．８Ｖに対して、余裕がなく
なったり、それ以下のレベルになったりしていた。また
、即ち、０．８Ｖの入力では、出力が高レベルとならな
いような事故があった。ＰチャンネルＭＯ３トランジス
タ２の能力が大きくなり、ＮチャンネルＭＯ３トランジ
スタ２の能力が小さくなる方向に製造条件がずれた場合
、入力信号φＩＮのＶＩＨのスペックの２．４Ｖに対し
て余裕がなくなったり、それ以上のレベルになる欠点を
有している。即ち、スペック（スペシフイケーション）
の２．４ｖの入力では、出力が低レベルとならないよう
な事故があった。
本発明の目的は、前記欠点が解決され、スペーク通りの
安定した特性を有する初段入力回路を提供することにあ
る。
安定した特性を有する初段入力回路を提供することにあ
る。
本発明の初段入力回路の構成は、第１．第２のＭＯＳト
ランジスタからなる第１の直列体と、第３のＭＯＳトラ
ンジスタ、第１．第２のフェーズ素子、第４のＭＯＳト
ランジスタからなる第２の直列体と、前記第１の直列体
の互いの接続点と前記第１．第２のフェーズ素子の互い
の接続点とを接続して出力となし、前記第１乃至第、４
のＭＯＳトランジスタのゲートを互いに接続して入力と
なしたことを特徴とする。
ランジスタからなる第１の直列体と、第３のＭＯＳトラ
ンジスタ、第１．第２のフェーズ素子、第４のＭＯＳト
ランジスタからなる第２の直列体と、前記第１の直列体
の互いの接続点と前記第１．第２のフェーズ素子の互い
の接続点とを接続して出力となし、前記第１乃至第、４
のＭＯＳトランジスタのゲートを互いに接続して入力と
なしたことを特徴とする。
次に本発明について図面を用いて説明する。
第１図は、本発明の第１の実施例の初段入力回路を示す
回路図である。第１図において、第１の実施例の初段入
力回路は、入力信号φＩＮが印加される入力端子３と、
出力信号φ１が出力される出力端子４と、Ｐチャンネル
ＭＯ３トランジスタ１．１′とＮチャンネルＭＯ３トラ
ンジスタ２゜２′と、フェーズ素子５．６とを含み、構
成されている。 ここで、トランジスタ１．２と、トラ
ンジスタｌ’、２’ とは各々直列接続されており、ト
ランジスタ１’、２’ との間には、さらにフェーズ素
子５．６が直列接続され、その共通接続点が出力端子４
に接続されている。トランジスタ１゜１′のゲートと、
トランジスタ２，２′のゲートとは、互いに接続され、
入力端子３となす。
回路図である。第１図において、第１の実施例の初段入
力回路は、入力信号φＩＮが印加される入力端子３と、
出力信号φ１が出力される出力端子４と、Ｐチャンネル
ＭＯ３トランジスタ１．１′とＮチャンネルＭＯ３トラ
ンジスタ２゜２′と、フェーズ素子５．６とを含み、構
成されている。 ここで、トランジスタ１．２と、トラ
ンジスタｌ’、２’ とは各々直列接続されており、ト
ランジスタ１’、２’ との間には、さらにフェーズ素
子５．６が直列接続され、その共通接続点が出力端子４
に接続されている。トランジスタ１゜１′のゲートと、
トランジスタ２，２′のゲートとは、互いに接続され、
入力端子３となす。
まず、半導体ウェハ状態で、入力信号φＩＮのＶ Ｉ
Ｈ，及びにＶＩＬを測定しておき、ＶＩＨ，に対して、
余裕がない場合、もしくはスペック値の２．４Ｖ以上に
なっていた場合は、フェーズ素子５をレーザーを用いて
切断し、ＶＩＨのスペックに対して、有利にシフトさせ
ることができる。
Ｈ，及びにＶＩＬを測定しておき、ＶＩＨ，に対して、
余裕がない場合、もしくはスペック値の２．４Ｖ以上に
なっていた場合は、フェーズ素子５をレーザーを用いて
切断し、ＶＩＨのスペックに対して、有利にシフトさせ
ることができる。
また、ＶＩＬに対して余裕がない場合もしくはスペック
値の０．８Ｖ以下になっていた場合は、フェーズ素子２
′をレーザーを用いて切断し、ＶＩＬのスペックに対し
て有利にシフトさせることができる。フェーズ素子５．
６が切断されると、各々トランジスタ１’、２’ は動
作しなくなる。
値の０．８Ｖ以下になっていた場合は、フェーズ素子２
′をレーザーを用いて切断し、ＶＩＬのスペックに対し
て有利にシフトさせることができる。フェーズ素子５．
６が切断されると、各々トランジスタ１’、２’ は動
作しなくなる。
本実施例の初段入力回路によれば、半導体ウェハ状態に
おいて、初段入力トランジスタの能力を変化させる手段
を有しているから、高信頼性の動作を確保できる。
おいて、初段入力トランジスタの能力を変化させる手段
を有しているから、高信頼性の動作を確保できる。
第２図は本発明の第２の実施例の初段入力回路を示す回
路図である。
路図である。
第２図において、本実施例の初段入力回路は、ＮＯＲ型
となっており、ＰチャンネルＭＯ３）ラ５− ンジスタ１．ｌ’、７と、ＮチャンネルＭＯ３トランジ
スタ２．２’、８と、フェーズ素子５．６とを含み、構
成される。トランジスタ７のゲートの端子１３には、入
力信号φ２が印加され、トランジスタ８のゲートの端子
１１にも、入力信号φ２が印加される。トランジスタ７
の他極はトランジスタ１．１′の一極に接続され、トラ
ンジスタ７の一極はＶｃｃ電源に接続される。トランジ
スタ８は、トランジスタ２．２′と並列に接続される。
となっており、ＰチャンネルＭＯ３）ラ５− ンジスタ１．ｌ’、７と、ＮチャンネルＭＯ３トランジ
スタ２．２’、８と、フェーズ素子５．６とを含み、構
成される。トランジスタ７のゲートの端子１３には、入
力信号φ２が印加され、トランジスタ８のゲートの端子
１１にも、入力信号φ２が印加される。トランジスタ７
の他極はトランジスタ１．１′の一極に接続され、トラ
ンジスタ７の一極はＶｃｃ電源に接続される。トランジ
スタ８は、トランジスタ２．２′と並列に接続される。
第３図は本発明の第３の実施例の初段入力回路を示す回
路図である。第３図において、本実施例の初段入力回路
は、ＮＡＮＤ型となっており、ＰチャンネルＭＯ３トラ
ンジスタ１．１’、９と、ＮチャンネルＭＯ３トランジ
スタ２． ２’、 １０とを含み構成される。
路図である。第３図において、本実施例の初段入力回路
は、ＮＡＮＤ型となっており、ＰチャンネルＭＯ３トラ
ンジスタ１．１’、９と、ＮチャンネルＭＯ３トランジ
スタ２． ２’、 １０とを含み構成される。
ここで、トランジスタ９は、トランジスタ１と並列に接
続され、そのゲートは、入力信号φ３が印加される入力
端子１４に接続され、トランジスタ１０は、トランジス
タ２と直列に接続され、そのゲートは、入力信号φ３が
印加される入力端子６− ｌ２に接続されている。
続され、そのゲートは、入力信号φ３が印加される入力
端子１４に接続され、トランジスタ１０は、トランジス
タ２と直列に接続され、そのゲートは、入力信号φ３が
印加される入力端子６− ｌ２に接続されている。
前記第２，３の実施例も、前記第１の実施例と同様に、
正常動作するように、適宜フェーズ素子５．６を溶断し
て使用できる。即ち、人力信号のＶＩＨ，またはＶＩＬ
を変化させることができる。
正常動作するように、適宜フェーズ素子５．６を溶断し
て使用できる。即ち、人力信号のＶＩＨ，またはＶＩＬ
を変化させることができる。
以上説明したように、本発明は、フェーズ素子を複数用
意しておき、半導体ウェハ状態で、入力信号の、ＶＩＨ
，ＶＩＬのレベルが不適切な場合には、フェーズ素子を
切断して、初段入力トランジスタの能力を変化させるこ
とにより、初段入力回路の適切な入力特性を得ることが
できる効果がある。
意しておき、半導体ウェハ状態で、入力信号の、ＶＩＨ
，ＶＩＬのレベルが不適切な場合には、フェーズ素子を
切断して、初段入力トランジスタの能力を変化させるこ
とにより、初段入力回路の適切な入力特性を得ることが
できる効果がある。
第１図は本発明の第１の実施例の初段入力回路を示す回
路図、第２図、第３図は各々本発明の第２、第３の実施
例の初段入力回路を示す回路図、第４図は従来の初段入
力回路を示す、回路図である。 ３．１１，１２．１３．１４・・・・・・入力端子、４
・・・・・・出力端子、φＩＮ・・・・・・入力信号、
φ１・・・・・・初段出力信号、Ｖｃｃ・・・・・・電
源電圧、１． １’、 ７゜９・・・・・・Ｐチャン
ネルＭＯ３トランジスタ、２゜２’、１０・・・・・・
ＮチャンネルＭＯ３トランジスタ、５．６・・・・・・
フェーズ素子、φ２．φ３・・・・・・制御入力信号。
路図、第２図、第３図は各々本発明の第２、第３の実施
例の初段入力回路を示す回路図、第４図は従来の初段入
力回路を示す、回路図である。 ３．１１，１２．１３．１４・・・・・・入力端子、４
・・・・・・出力端子、φＩＮ・・・・・・入力信号、
φ１・・・・・・初段出力信号、Ｖｃｃ・・・・・・電
源電圧、１． １’、 ７゜９・・・・・・Ｐチャン
ネルＭＯ３トランジスタ、２゜２’、１０・・・・・・
ＮチャンネルＭＯ３トランジスタ、５．６・・・・・・
フェーズ素子、φ２．φ３・・・・・・制御入力信号。
Claims (1)
- 第１、第２のＭＯＳトランジスタからなる第１の直列体
と、第３のＭＯＳトランジスタ、第１、第２のフェーズ
素子、第４のＭＯＳトランジスタからなる第２の直列体
と、前記第１の直列体の互いの接続点と前記第１、第２
のフェーズ素子の互いの接続点とを接続して出力となし
、前記第１乃至第４のＭＯＳトランジスタのゲートを互
いに接続して入力となしたことを特徴とする初段入力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325118A JPH03185919A (ja) | 1989-12-14 | 1989-12-14 | 初段入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325118A JPH03185919A (ja) | 1989-12-14 | 1989-12-14 | 初段入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185919A true JPH03185919A (ja) | 1991-08-13 |
Family
ID=18173294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1325118A Pending JPH03185919A (ja) | 1989-12-14 | 1989-12-14 | 初段入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185919A (ja) |
-
1989
- 1989-12-14 JP JP1325118A patent/JPH03185919A/ja active Pending
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