JPS6230421A - Ｍｏｓ型集積回路装置 - Google Patents

Ｍｏｓ型集積回路装置

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JPS6230421A
JPS6230421A JP61093601A JP9360186A JPS6230421A JP S6230421 A JPS6230421 A JP S6230421A JP 61093601 A JP61093601 A JP 61093601A JP 9360186 A JP9360186 A JP 9360186A JP S6230421 A JPS6230421 A JP S6230421A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にソース電位がｔ＠
を位と異なるＭＯＳトランジスタのバックゲートへの電
位の与え方に関する構造に関する。
〔従来の技術〕
Ｐ型基板に形成されたＮウェルの中のＰチャンネルＭＯ
８トランジスタとＮ型基板に形成されたＰウェルの中の
ＮチャンネルＭＯＳトランジスタとは電源電位と異なる
ソース電極をもつことができる。そのような回路例とし
ては、２人力以上のＮＡＮＩ）ゲート、ＮＯ凡ゲート、
ｇｘｏＲ１ゲートや、Ｍ（Ｊ８トランジスタで形成され
た減算増幅器の中の差動増１隔器を構成するＭＯＳトラ
ンジスタなど数多く存在する。従来これらのＭＯＳト−
ｙ７ジスタのバックゲート（基板から絶縁されたウェル
）の電位はソース電極と同電位にするか、Ｐチャンネル
ＭＯＳトランジスタの場合は最高電位に、Ｎチャンネル
ＭＱ８）う／ジスタの場合は、最低電位にしていた。
〔発明が解決しようとする問題点〕
しかしながら、かかる従来のＭＯＳトランジスタのバッ
クゲートを直接ソースに接続した回路においては、バッ
クゲートを構成するウェルと基板間の大きい容量がソー
ス電極に加わる。このため、ソース電位が変動する場合
例は、かかる容量を充放電するための時間がかかり、ス
イッチング速度が遅くなるという欠点がある。
また、バックゲートを電源に接続する場合には、ソース
領域とバックゲート領域間の逆バイアスが大きくなるに
従い、しきい値電圧が大きくなるという基板バイアス効
果が働く欠点がある。
〔問題点を解決するだめの手段〕
本発明によれば、ソース、ドレインおよびゲートの各電
極を有するＭＯＳトランジスタと、このＭＯＳトランジ
スタのソース電極の電位を入力とした利得がはは１ビの
増幅器とを有し、この増幅器の出力をＭＯＳトランジス
タのバックゲートに接続している。
〔作　用〕
ＭＯＳトランジスタのソース電極はバックゲート領域に
は接続されないので、バックゲート領域と基板との接合
で形成される大きな容量がソース電極に付加されること
はない。ただ増幅器の入力容量は付加されるが、これは
バックゲート領域と基板との接合で形成される大きな容
量に比べれば小さなものである。このため高速の動作速
度を得ることができる。
４７’（、ＭＯＳトランジスタのソース電極とバックゲ
ート領域とは利得はぼ１１′の増幅器で同電位に保たれ
るので、いわゆる基板バイアス効果が生じることはなく
、シきい値電圧が変化することもない。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
ＭＯＳトランジスタＱ１は定′ｗｔ流源Ｉ！と負荷抵抗
ル０ＵＴＩとの間に接続され、負荷抵抗ルＯＵＴ　ｌへ
の定［ｆｉの印加を入力端子Ｃ１に加わるクロック入力
に応じてスイッチしている。増幅器＆、はＭＯＳトラン
ジスタＱ１のソース電位を入力とし、　ＭＯＳトランジ
スタＱ１のバックゲートに出力が接続されておシ、その
利得は′１”に設定されている。
ＭＯＳトランジスタＱｔのバックゲートと基板間のＰＮ
接合に基づく大きな容量は、増幅器Ａｌの低インピーダ
ンスの出力に接続され、ＭＯ８ｌ’ランジスタＱｌのソ
ースの接続点に付加される容量としてはわずかに増幅器
Ａｌの小さな入力ゲート容量とな）、この接続点の容量
が低減される。
また、へ４０８ト？ンジスタＱｔのソースとバックゲー
トは利得１１”の増幅器Ａｌを介して接続されているた
めソースとバックゲートの電位は常に等しく保たれる。
このため、基板バイアス効果によるしきい値電圧の増加
は起らない。
第２図は本発明の第２の実施例である。ＭＯＳトランジ
スタＱ　１ｔ　＋　Ｑ１２の各ソースは定電流電源Ｉｌ
ｌに接続されてお）、各ドレインはそれぞれ負荷抵抗几
！２．几１３に接続されている。入力端子Ｃ１１゜Ｃ１
２に加わるクロック入力によシ定醒流電源Ｉｌｌからの
定電流を負荷抵抗Ｒ１２に流すかｋｃ１３に流すかを切
り換えている。ＭＯＳト’）ンジスタＱ１３のゲートに
はＭＯＳトランジスタＱｔｔ　＊　Ｑｔｚのソースが接
続されておｐ、Ｍ（ＪＳ　トランジスタＱｔｓのソース
にはＭＯＳトランジスタＱ　ｔｔ　ｅ　Ｑ　ｘｚのバッ
クゲートおよび抵抗Ｒ１１が接続されている。この場合
、ＭＯＳトランジスタＱ１３はほぼ利得“１″のソース
フォロワ増幅器を構成している。このため、ＭＯＳトラ
ンジスタＱ１３の動作は第１図の増幅器Ａ！　と同じで
ある。
第３図は本発明の第３の実施例である。これは、Ｗｌｌ
の実施例の場合においてＰチャンネルトランジスタＱ　
ｌｔ−使ったものであったが、本実施例ではＮチャネル
ＭＯＳトランジスタＱ２１を用いたものである。すなわ
ち、入力端子Ｃ２１に加わるクロック入力をゲートに受
けるＮチャンネルＭＯＳトランジスタＱ２１のドレイ／
には負荷億抗几ＯＵＴ！が接続され、ソースには定電流
電源Ｉｇｔが接続されるとともに利得″″１１の増幅器
Ａ２の入力にも接続されている。この増１隅器Ａ２の出
力がＮチャンネルＭＯＳトランジスタＱ２１のバックゲ
ートに与えられている。かかる構成によっても、第１の
実施例と同様の動作および効果を得ることができる。
次に本発明の第４の実施例について説明する。
本実施例は電流加算型のＤ／Ａコンバータであシ、その
ブロック図が第４図に各電流セルの回路図が第５図にそ
れぞれ示されている。ＤＢＱ乃至Ｌ）Ｂ７の８ビットｍ
成のディジタルデータは入力端子１０乃至１７に供給さ
れ、入力バッファ２３に取り込まれる。ディジタルデー
タのうち最下位ピッ）ｉ）ｔ１７は第１のラッチ回路２
７へ供給され、第４乃至第７ビツトＬ）Ｂ３乃至１ＪＢ
６は第１のデコーダ回路２５に供給される。このデコー
ダ回路２５は１６の第１制御信号を発生し第１のラッチ
回路２７へ供給する。最上位ビットＤＢＯ１第２ビット
Ｌ）Ｂ１および第３ピツ）Ｌ）Ｂ２は第２のデコーダ回
路２４へ供給される。このデコーダ２４は８つの第２制
御信号と８つの第３制御信号を発生し第２のラッチ回路
２６へ供給する。ラッチ回ｗ＆２６および２７は、端子
１８へ供給されるサンプリングパルスＳＰに応答して最
下位ビットデータおよび第１乃至第３制御信号をラッチ
する。
ＣＣｏ！乃至ＣＣ，１−は電流セルを示し、マトリック
状に配置されている。各電流セルは第１乃至第３の制御
入力端子Ｃ工ｌ乃至ＣＩ３、第１および第２出力端子０
および０１そしてバイアス入力端子ＢＩを有しておシ、
その具体的回路構成については第５図を参照しながら後
で詳細に説明する。
同一列に配置された電流セルの第１の制御入力端子Ｃ１
１は共通接続され、第１のラッチ回路２７から第１　’
＋ｂｌＪ（４１倍信号が供給される。同一の行に配置さ
れた電流セルＣＣの第２と第３の制御入力端子ＣＩ、と
Ｃ１０はそれぞれ共通接続され、第２のラッチ回路２６
から第２と第３制御信号＆、Ｂがそれぞれ供給されてい
る。電流セルＣＣｏ１乃至ＣＣ７１ｇの第１出力端子Ｏ
９第２出力端子０、そしてバイアス入力端子ｆｊＩは、
第１の電流出力端子２１、第２の電流出力端子２２、そ
してバイアス回路２８の出力端子にそれぞれ共通接続さ
れている。電流セルＣＣｏ１乃至Ｃｅｙｔｓの電流容量
は実質的に同一に設定されている。第１および第２制御
信号Ｃ１人が共にハイレベルのとき又は第３制御信号Ｂ
がハイレベルのとき、各電流セルＣＣｏ１乃至ＣＧ７１
ｇは第１の出力端子ＯＫ−流を発生し、それ以外のとき
は第２の出力端子Ｏに電流を発生する。
電流セルＣＣｏ１乃至ＣＣ７１１１の電流容量の半分に
設定された１／２電流セルＣＣｏｏが設けらｎている。
このセルは、最下位ピッ）Ｉ）Ｂ７で制御され、そのデ
ータが″１＃ときは第１の出方端子ＯＫ、　　“０＃の
ときはグ２の出力端子０にそれぞれ電流を発生する。セ
ルＣＣｏｏの第１および第２の出方端子０゜０は第１お
よび第１および第２のｘｉ出出端端子２１２２にそれぞ
れ接続されている。
第１のデコーダ回路２５は、第４乃至第７ビツ）１）８
３乃至１）Ｂ５のデータに対し次の第１表で示すデコー
ド信号、すなわち第１制御信号Ｃ１乃至Ｃ１１ｌのレベ
ルを決定する。
第１表 なお、第１表で＠　Ｈ′ｔはノ）イレベルｆ、−Ｌ”は
ロウレベルを示す。以下の説明においても同様である。
第２のデコーダ回路は、最上位ビットＬ）ＢＯ１第２ビ
ットＬ）Ｂｌおよび第３ビツトＤＢ２のデータに対し、
以下の第２表で示すように、第２制御信号Ａ１乃至第８
および第３　＋［ｉｌｊ御信号Ｂｌ乃至Ｂ８のレベルを
決定する。
第２表 この結果、Ｌ）ＢＯ乃至Ｌ）Ｂ７の８ビツト構成の入力
ディジタルデータが“１”ずつ増加するたびに、第１の
電流出力端子２１から発生される出力電流ｉｏは１／２
電流セルＣＣｏｏの電流容量値ずつ増加し、第２の電流
出力端子２２からの電流ＩＯはその電流値ずつ減少する
。
第５図に電流セルＣＣｏ１乃至ＣＣ７１ｇの各々の具体
的回路図を示する。各トランジスタの導電型を現わすた
めに、Ｐチャンネル型のものには″Ｐ＃を、Ｎチャンネ
ル型のものには′Ｎ”を第５図に示す。電流ＶＤＤ−Ｇ
ＮＪ）間にトランジスタＱｘｓ乃至Ｑ　ｓ　５が直列に
接続されてお’）ｓ　Ｑｓｓｅ　Ｑｓｓのゲートに第３
入力端子ＣＩ、ｆ、介して第３　ｔｌｔｌＪ御信号Ｂが
供給される。Ｑｘｓのドレイン−ＧＮＩＪ間にＱａｓ乃
至Ｑｓｚが直列接続され、Ｑｓ。、Ｑ３１のゲートに第
１入力端子Ｃ１１を介して第１制御信号Ｃが供給される
。Ｑｓｚ、Ｑ３４のゲートに第２入力端子を介して第２
制御信号人が供給される。したがって、第１および第２
制御信号Ｃ，Ａが共にハイレベルにあるとき又は第２制
御信号Ｂがハイレベルにあるとき、Ｑ３４　＋　Ｑｌｌ
の接続点にロウレベルが現われる。このレベルハＱｓｓ
　、　Ｑｓｔのインバータで反転され、Ｑｓｓ　、　Ｑ
４１のゲートに供給される。Ｑ１０がＱｚｓ＊見４１見
間１挿入され、Ｑ３１１がＱｌｌと並列接続されている
。トランジスタＱ４２のゲートにはバイアス端子ＢＩを
介してバイアス電圧が供給されており、したがってこの
トランジスタは定電流源として動作する。コンデンサＣ
２はフィルタ用である。トランジスタＱ４３　、　Ｑ４
７のソースがＱ４２のドレインに接続されている。Ｑｎ
ｓ　、　Ｑ４７のバックゲートには、本発明に従って、
トランジスタＱ４４゜Ｑｎｓで構成される利得１のノー
スフォロワ増幅器を介してＱｎｓ　＃　Ｑ４７のソース
電圧が供給されてお’）ｓ　Ｑａｓ　ｅ　Ｑ４？の閾値
増加が防止されている。Ｑ４７のゲートｔｉＱＳｓ　、
　Ｑ４６の接続点に接続され、Ｑ４７のゲートはＱ４６
　、　Ｑ４１１の接続点に接続されている。
Ｑａｓ　、　Ｑ４（１のゲートにはＱｎｓ　、　Ｑ４７
のソース電圧が供給されている。コンデンサＣ１もフィ
ルタ用である。
したがって、Ｑｓａ　ｔ　Ｑｓｓの接続点にロウレベル
が現われると、Ｑｎｓのゲート電圧Ｑ４？よシも低くな
り、Ｑｎｓによる定電流源の電流は％　Ｑ４ｓを介して
第１の出力端子Ｏに発生する。Ｑ３４　ｙ　Ｑｓｓの接
続点がハイレベルのときは、Ｑ４７を介して第２の出力
端子ＯＫｔ流出力が得られる。
〔発明の効果〕
以上のとおり、ソース電位を入力とＱた利得″′ｌ”の
低インピーダンスの増＃Ａ器の出力をＭＯＳトランジス
タのバックゲートに接続することにより、ＭＯＳ）り／
ジスタのソース容量の増大やしきい値電圧の増加を押え
られる効果がある。
【図面の簡単な説明】
第１図乃至第３図は本発明のＴｊＩＪｌ乃至第３の実施
例を示す回路図、第４図および第５図は本発明の第４の
実施例を示すブロック図および回路図である。 Ｑｔ　、　Ｑｌｌ　＃　Ｑｘｚ　、　Ｑｓｓ　＋　Ｑｚ
ｘ・・・・・・ＭＯＳトランジスタｔＡｌ、Ａ２４１１
１増幅器＆”０ＵＴＩ、几ＯＵＴ　２・・・・・・負荷
抵抗、凡Ｉｆ、ル１．　、　Ｒ１３・旧・・抵抗、”１
ｅ１１１、Ｉ２１・・・・・・定電流電源。 べ；°）、 代理人　弁理士　　内　原　　　晋　　′・・：第　／
ｆｆｉ 第２図 第３図

Claims (1)

    【特許請求の範囲】
  1. ソース電極、バックゲート電極、ドレイン電極およびゲ
    ート電極を有するＭＯＳトランジスタと、概略“１”倍
    の利得を有する増幅器とを有し、該増幅器の入力に前記
    ＭＯＳトランジスタのソース電極が接続され、かつ該増
    幅器の出力が前記ＭＯＳトランジスタのバックゲート電
    極に接続されていることを特徴とするＭＯＳ型集積回路
    。
JP61093601A 1985-04-22 1986-04-22 Ｍｏｓ型集積回路装置 Expired - Fee Related JPH0640621B2 (ja)

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JP60-85813 1985-04-22
JP8581385 1985-04-22

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JPS6230421A true JPS6230421A (ja) 1987-02-09
JPH0640621B2 JPH0640621B2 (ja) 1994-05-25

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