JPH0642334Y2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0642334Y2 JPH0642334Y2 JP9005986U JP9005986U JPH0642334Y2 JP H0642334 Y2 JPH0642334 Y2 JP H0642334Y2 JP 9005986 U JP9005986 U JP 9005986U JP 9005986 U JP9005986 U JP 9005986U JP H0642334 Y2 JPH0642334 Y2 JP H0642334Y2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- main
- clock signal
- integrated circuit
- semiconductor integrated
- Prior art date
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は半導体集積回路の関し、特にクロック信号主幹
配線構造を改良した半導体集積回路に関する。
配線構造を改良した半導体集積回路に関する。
半導体集積回路において、種々の回路を同期して動作さ
せるためのクロック信号配線の布設は、従来は例えば、
第２図（ａ）の平面図に示すような配置である。第２図
（ａ）に示す例においては、主幹接地配線11とクロック
以外の信号の配線（以下一般配線という）14の間に第一
のクロック信号φＡの主幹配線12があり、第二のクロッ
ク信号φＢの主幹配線13が一般配線14にはさまれた位置
に配置されている。第２図（ｂ）は第２図（ａ）のＢ−
Ｂ′線断面図であり、同図に示すように各配線は半導体
基板表面５上に同一層に形成されている。
せるためのクロック信号配線の布設は、従来は例えば、
第２図（ａ）の平面図に示すような配置である。第２図
（ａ）に示す例においては、主幹接地配線11とクロック
以外の信号の配線（以下一般配線という）14の間に第一
のクロック信号φＡの主幹配線12があり、第二のクロッ
ク信号φＢの主幹配線13が一般配線14にはさまれた位置
に配置されている。第２図（ｂ）は第２図（ａ）のＢ−
Ｂ′線断面図であり、同図に示すように各配線は半導体
基板表面５上に同一層に形成されている。
第２図に示すような従来の半導体集積回路では、各配線
の半導体基板表面５からの高さをＨ、配線間の間隔をＳ
とすると、配線と基板との間には単位長さ当りChの、ま
た各配線間には単位長さ当りCsの寄生容量が存在する。
従ってクロック信号の主幹配線12および13には単位長に
つき１本当り最大（Ch＋２・Cs）の寄生容量が存在す
る。
の半導体基板表面５からの高さをＨ、配線間の間隔をＳ
とすると、配線と基板との間には単位長さ当りChの、ま
た各配線間には単位長さ当りCsの寄生容量が存在する。
従ってクロック信号の主幹配線12および13には単位長に
つき１本当り最大（Ch＋２・Cs）の寄生容量が存在す
る。
通常、クロック信号配線は集積回路内部を長距離にわた
って布線されるものであり、その寄生容量は、駆動する
回路の入力容量に比べて大きくなっており、動作速度を
遅らせる要因となっている。
って布線されるものであり、その寄生容量は、駆動する
回路の入力容量に比べて大きくなっており、動作速度を
遅らせる要因となっている。
また、第２図（ａ）の例では、主幹接地配線11の幅をW
a、配線12〜14の幅をWbとすると、全体でWa＋５・Wb＋
５・Ｓの幅が必要である。
a、配線12〜14の幅をWbとすると、全体でWa＋５・Wb＋
５・Ｓの幅が必要である。
本考案が解決すしようとする問題点、換言すれば本考案
の目的は、上述のような従来の半導体集積回路の欠点を
除去し、クロック信号配線の寄生容量を低減しまた配線
面積の増加を抑制した半導体集積回路を提供することに
ある。
の目的は、上述のような従来の半導体集積回路の欠点を
除去し、クロック信号配線の寄生容量を低減しまた配線
面積の増加を抑制した半導体集積回路を提供することに
ある。
本考案による半導体集積回路は、多層配線構造を有する
半導体集積回路において、基準電源の主幹配線の上部に
少くとも１本のクロック信号の主幹配線を設け、前記ク
ロック信号の主幹配線を前記基準電源の主幹配線と同一
方向に配置して構成される。
半導体集積回路において、基準電源の主幹配線の上部に
少くとも１本のクロック信号の主幹配線を設け、前記ク
ロック信号の主幹配線を前記基準電源の主幹配線と同一
方向に配置して構成される。
次に、本考案について図面を参照して詳細に説明する。
第１図（ａ）および（ｂ）は、本考案の一実施例を示す
平面図およびＡ−Ａ′線断面図である。
平面図およびＡ−Ａ′線断面図である。
第１図（ａ）に示すように、本実施例は主幹接地配線１
の上に第一のクロック信号φＡの主幹配線２および第二
のクロック信号φＢの主幹配線３を設けたものであり、
これらのクロック信号主幹配線以外の一般配線４が主幹
接地配線１と並んで配線されている。
の上に第一のクロック信号φＡの主幹配線２および第二
のクロック信号φＢの主幹配線３を設けたものであり、
これらのクロック信号主幹配線以外の一般配線４が主幹
接地配線１と並んで配線されている。
第１図（ｂ）は第１図（ａ）のＡ−Ａ′線断面図であ
る。主幹接地配線１と一般配線４とは基板表面５から高
さＨの位置に設けられていてそれらの間は間隔Ｓとなっ
ている。第一のクロック信号φＡの主幹配線２と第二の
クロック信号φＢの主幹配線３とは主幹接地配線１から
高さＨ′の位置に同一方向に配置して設けられている。
これらのクロック信号の主幹配線２および３の間は間隔
Ｓ′となっている。
る。主幹接地配線１と一般配線４とは基板表面５から高
さＨの位置に設けられていてそれらの間は間隔Ｓとなっ
ている。第一のクロック信号φＡの主幹配線２と第二の
クロック信号φＢの主幹配線３とは主幹接地配線１から
高さＨ′の位置に同一方向に配置して設けられている。
これらのクロック信号の主幹配線２および３の間は間隔
Ｓ′となっている。
ここで、高さＨ′は高さＨと近似した値であり、また、
主幹接地配線１の幅Waは、通常クロック信号の主幹配線
２・３や一般配線４の幅に比べて充分広いので、間隔
Ｓ′についてＳ′＞Ｓとすることが可能である。
主幹接地配線１の幅Waは、通常クロック信号の主幹配線
２・３や一般配線４の幅に比べて充分広いので、間隔
Ｓ′についてＳ′＞Ｓとすることが可能である。
第１図（ｂ）に示すように、第一および第二のクロック
信号の主幹配線２および３と主幹接地配線１との間には
単位長さ当りCh′、主幹配線２・３相互間には単位長さ
当りCs′の寄生容量が存在する。第１図の実施例では主
幹配線２および３と同一層内に他の配線が存在しないの
で、主幹配線２および３は１本当りCh＋Cs′の寄生容量
が存在する。
信号の主幹配線２および３と主幹接地配線１との間には
単位長さ当りCh′、主幹配線２・３相互間には単位長さ
当りCs′の寄生容量が存在する。第１図の実施例では主
幹配線２および３と同一層内に他の配線が存在しないの
で、主幹配線２および３は１本当りCh＋Cs′の寄生容量
が存在する。
ここで、ＨとＨ′とがほぼ等しいことからChとCh′とは
ほぼ等しくまたＳ＜Ｓ′であことからCs＞Cs′となるの
で、Ch′＋Csの値はCh＋２・Csの値より小となる。
ほぼ等しくまたＳ＜Ｓ′であことからCs＞Cs′となるの
で、Ch′＋Csの値はCh＋２・Csの値より小となる。
また、第１図（ａ）において、配線全体の幅が（Wa＋３
・Wb＋３・Ｓ）であり、第２図（ａ）の場合よりも（２
・Wb＋２・Ｓ）だけ小さくなっている。
・Wb＋３・Ｓ）であり、第２図（ａ）の場合よりも（２
・Wb＋２・Ｓ）だけ小さくなっている。
尚、上述の実施例では主幹接地配線上にクロック信号の
主幹配線を設けた例を示したが、他の安定な基準電源の
主幹配線を用いてもよい。また、クロック信号の主幹配
線の間隔Ｓ′が下層の一般配線の間隔Ｓより大である限
りにおいて、クロック信号配線数を増すことが可能であ
る。
主幹配線を設けた例を示したが、他の安定な基準電源の
主幹配線を用いてもよい。また、クロック信号の主幹配
線の間隔Ｓ′が下層の一般配線の間隔Ｓより大である限
りにおいて、クロック信号配線数を増すことが可能であ
る。
以上に説明したように、本考案の半導体集積回路を用い
ることによって、クロック信号の主幹配線の寄生容量を
低減することができるという効果があり、また配線面積
の増加を抑制した半導体集積回路が得られるという効果
がある。
ることによって、クロック信号の主幹配線の寄生容量を
低減することができるという効果があり、また配線面積
の増加を抑制した半導体集積回路が得られるという効果
がある。
第１図（ａ）および（ｂ）は本考案の一実施例を示す平
面図およびＡ−Ａ′線断面図、第２図（ａ）および
（ｂ）は従来の例の平面図およびＢ−Ｂ′線断面図であ
る。 １・11…主幹接地配線、２・12…第一クロック信号主幹
配線、３・13…第二クロック信号主幹配線、４・14…一
般配線、５…半導体基板表面。
面図およびＡ−Ａ′線断面図、第２図（ａ）および
（ｂ）は従来の例の平面図およびＢ−Ｂ′線断面図であ
る。 １・11…主幹接地配線、２・12…第一クロック信号主幹
配線、３・13…第二クロック信号主幹配線、４・14…一
般配線、５…半導体基板表面。
Claims (1)
- 【請求項１】多層配線構造を有する半導体集積回路にお
いて、基準電源の主幹配線の上部に少くとも１本のクロ
ック信号の主幹配線を設け、前記クロック信号の主幹配
線を前記基準電源の主幹配線と同一方向に配置したこと
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9005986U JPH0642334Y2 (ja) | 1986-06-12 | 1986-06-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9005986U JPH0642334Y2 (ja) | 1986-06-12 | 1986-06-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62201948U JPS62201948U (ja) | 1987-12-23 |
| JPH0642334Y2 true JPH0642334Y2 (ja) | 1994-11-02 |
Family
ID=30949592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9005986U Expired - Lifetime JPH0642334Y2 (ja) | 1986-06-12 | 1986-06-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642334Y2 (ja) |
-
1986
- 1986-06-12 JP JP9005986U patent/JPH0642334Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62201948U (ja) | 1987-12-23 |
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