JPH0642485B2 - ボンデイング・パツド用合金層及びボンデイング・パツド構造体 - Google Patents

ボンデイング・パツド用合金層及びボンデイング・パツド構造体

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JPH0642485B2
JPH0642485B2 JP1043408A JP4340889A JPH0642485B2 JP H0642485 B2 JPH0642485 B2 JP H0642485B2 JP 1043408 A JP1043408 A JP 1043408A JP 4340889 A JP4340889 A JP 4340889A JP H0642485 B2 JPH0642485 B2 JP H0642485B2
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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、重合体(ポリマー)への金属の接着の分野に
関するものであり、特に、重合体に金属を接着する方法
に関するものである。
B.従来技術 現在の半導体加工技術では、半導体チップの金属相互接
続層を、たとえばチップ・キャリア・パッケージのリー
ドに接続するのに、鉛/スズはんだを使用している。こ
の技術では、複数の金属層(主としてクロム、銅及び金
の層)からなるパッド制限メタラジ(PLM)を用い
て、リフロー中のはんだによる表面のぬれを良くすると
ともに、下層の金属層へのオーム接触を確実にする。P
LMは機械的に強固で、接触抵抗が小さいことが特に重
要である。PLM中に純チタンのバリア層を使用するこ
とにより、いわゆる「湿式クリーニング」法(たとえば
リン酸、三酸化クロムの水溶液)を使用して、PLMと
金属との接触抵抗を小さくすることが実現されている。
しかし、チタンPLMの下層の有機物層に対する接着力
(インストロン引張り試験機で測定)が、後続の熱サイ
クル中(たとえば、付着したはんだバンプをチップ・キ
ャリアに接合する時)に、容認できないレベルにまで低
下する。この接着力の低下は、チップの接合を何回か繰
り返した後は、一層顕著になる。一般に、接着力の低下
はチタンとポリイミドの化学反応によるものと考えられ
ている。ファーマン(Furman)等、“チタンとポリイミド
の接着の機械的及び表面分析研究(Mechanical and Surf
ace Analytical Studies of Titanium/Polyimide Adhes
ion)”、多層メタライゼーション、相互接続及び接触技
術シンポジウム論文集(Proceedings of the Symposium
on Multilevel Metallization,Interconnection,and Co
ntact Technologies)、Vol.87−4、pp.14
4〜149に、チタンとポリイミドの接着の問題が詳細
に述べられている。
この接着力の欠如は、PLM中に純粋なクロム・バリア
を形成させると解消する。しかし、クロムPLMと金属
の接触抵抗を小さくするために必要なスパッタ・クリー
ニング(たとえばガス・プラズマ)により、下層の金属
層に電荷が蓄積し、そのため、この金属層によって相互
接続される能動デバイスまたは受動デバイスあるいはそ
の両方の性能が低下する。さらに、スパッタ・クリーニ
ングのサイクルはきわめて遅く、大量生産には適さな
い。
下記の参照文献は、クロムを主体とする合金により、P
LM中にバリア層を形成するPLM製作技術の現状を示
す例である。
米国特許第3567508号明細書には、チタン、バナ
ジウム、クロム、ニオブ、ジルコニウム、パラジウム、
タンタル、及びそれらの金属間化合物を含む多数の活性
金属からなるバリア層を用いて、半導体上に金属性電気
接点を形成させる方法が開示されている。
米国特許第4231058号明細書には、メタライゼー
ション層がW56%、Ti24%、Cr20%で構成さ
れるトラパット(TRAPATT)ダイオードが開示さ
れている。
米国特許第4268849号明細書には、バリア層がニ
ッケル・クロム合金層からなる隆起したボンディング・
パッド構造が開示されている。この合金層は、最大80
重量%までのニッケルを含む。
米国特許第4463059号明細書には、LSIチップ
・キャリア用の多層金属皮膜構造が開示されている。こ
の構造は、Cr、Tiまたは他の第IVB族、第VB族ま
たは第VIB族の金属からなる薄い接着層を含む。この構
造の上面メタラジは、Cu、Cr及びAuの層を含む。
米国特許第4164607号明細書には、ニッケル、ク
ロム及び金からなる合金層を含む薄膜抵抗器が開示され
ている。
米国特許第3959047号明細書には、半導体集積回
路の製法が開示されている。この方法には、クロム、銅
及び金からなる複合金皮膜を付着させる工程が含まれて
いる。
ボド(Bodo)等、“蒸着チタンのポリエチレンに対する接
着力:イオン衝突前処理の栄光(Adhesion of Evaporate
d Titanium to Polyethylene:Effects of Ion Bombardm
ent Pretreatment)”、J.Vac.Sci.Tech
nol.A、Vol.2、No.4、1984年10月〜
12月、pp.1498〜1502には、皮膜形成前に
Ar+をポリエチレンの表面に衝突させたときの、蒸着
Tiのポリエチレンへの接着力に対する影響が開示され
ている。
接触抵抗を小さくし、下層の有機層に対する接着力を強
くする従来のまたは既存のPLM構造はいずれも、湿式
予備クリーニング技術により実施することはできない。
その結果、湿式予備クリーニング技術によって実施で
き、小さな接触抵抗と最適の接着特性を示すPLM構造
用の技術が、依然として求められている。
C.発明が解決しようとする問題点 本発明の目的は、PLMの金属に対する接触抵抗が小さ
く、PLMと基板との間の引張り強さが容認できる大き
さのPLM構造、及び湿式予備クリーニング技術を使用
してそのようなPLM構造を製造する方法を提供するこ
とにある。
D.問題点を解決するための手段 上記の目的は、本発明により、接触開口部を有する有機
絶縁層の上にクロム・チタン合金を形成させ、合金と有
機絶縁層との境界面におけるチタン含有量が合金総量の
少なくとも50原子パーセントを占める、導電性構造を
設けることによって達成される。本発明の方法は、湿式
エッチング剤で露出した金属をクリーニングした後、有
機絶縁層の上にチタン・クロム合金のバリア層を、合金
と有機絶縁層の境界面におけるチタン含有量が合金総量
の少なくとも50原子パーセントになるように付着させ
る工程を含む。
E.実施例 第1図は、本発明による半導体チップのボンディング・
パッド構造体1を示す。この構造体1は、半導体チップ
の下層の回路を相互接続する金属の相互接続層2を含
む。金属相互接続層2の上に、有機絶縁体または誘電体
コーティング4がある。金属相互接続層2は、PLM
(パッド下地層)10を介して鉛/スズはんだボール8
に接続されている。PLM10は、下層への境界面6を
形成するバリア/接触層12、中間層14、厚い中間層
16及び外層すなわちコーティング18からなる。バリ
ア/接触層12は、クロム・チタン合金から構成され
る。次に、ボンディング・パッド構造1の製作工程を詳
細に説明する。
半導体上に、通常の方法で金属の相互接続層2を形成さ
せる。この層は、半導体チップの下層回路用の相互接続
層として機能する。この金属の相互接続層は、たとえ
ば、アルミニウム、アルミニウムを主体とする合金(た
とえばAl/Si、Al/Cu、Al/Si/Cu)、
耐火金属(たとえば第IVB族ないし第VIB族の金属)、
耐火金属のケイ化物、銀、銅、金及びそれらの金属間化
合物等、融点が約400℃より高いどのような金属であ
ってもよい。これらのうち、アルミニウムを主体とする
合金が好ましい。この金属層2の上に、有機絶縁体また
は誘電体層4をコーティングする。有機層4は、市販の
ポリイミド(たとえば、デュポン(E.I.Dupont de Nemou
rs,Inc.)のPI2555、日立化成のPIQ等)、ポリ
シロキサン類、及びポリエチレンで作成することができ
るが、PI2555が好ましい。次に、通常の方法で、
金属相互接続層2の表面が露出するまで、有機層4に穴
をあける。次に、金属相互接続層2の露出部分を、適当
な酸エッチング/クリーニング溶液でクリーニングし
て、表面の不要な酸化物を除去する。詳細に説明すれ
ば、金属相互接続層2を、濃リン酸、二酸化クロム及び
水の1:1:50(m:g:m)混合液に、約70
℃の温度で浸漬することにより、表面に残る酸化物の最
大厚みが20ないし40Åになり、金属相互接続層2が
被覆する金属とオーム接触を行なうようにクリーニング
する。次に、ボンディング・パッド構造体1のPLM1
0の層を通常の蒸着、スパッタリングまたは化学蒸着等
の真空付着技術により付着させる。これらの方法のう
ち、蒸着が好ましい。たとえば、バリア層12は、有機
層4にクロムとチタンを共蒸着させて形成させる。詳細
に説明すれば、これはクロムとチタンの原料をタングス
テンのボート(すなわち支持材料)に載せ、ボートを抵
抗加熱して蒸発させることにより行なう。このクロム・
チタン合金層12は、厚みが500ないし2000Å
(1500Åが好ましい)となり、境界面6における合
金総量の少なくとも50原子パーセントがチタンとなる
ように形成させる。クロムの蒸気圧が比較的高いため、
合金層の蒸発原料の少なくとも87原子パーセントがチ
タンを含むようにする。こうすると、合金層12と有機
絶縁層4との境界面における合金総量の少なくとも50
原子パーセントがチタンとなる。クロム・チタン合金層
12の蒸着の後、クロム・チタン合金層の次に比較的厚
い銅の層を形成させる。この結果、約50体積%のCr
−Tiと約50体積%の銅からなる約1000Åの中間
層14がバリア層12の上に形成される。中間層14の
次に、厚みが約10,000Åの純粋な銅の層を形成さ
せる。次に、銅の層16上に薄い金の層18を約150
0Åの厚みに蒸着させる。別法として、銅の層の次に金
の層18を形成させ、これにより銅の層16と金の層1
8との間に銅と金の第2の中間層を形成させてもよい。
次に、マスクを介して鉛とスズの原料を金の層18上に
蒸着させて、基本的に円錐形の構造を形成させる。この
円錐形の鉛/スズ構造は通常チップを特定の基板に接続
するには不適当であるため、円錐形構造を有するチップ
を通常水素雰囲気中で約360℃のピーク温度でリフロ
ーさせて、鉛/スズ円錐形構造をはんだボール・パッド
構造8に変形させる。次に、得られた構造を、水素また
は窒素あるいはその両方を含む雰囲気で、約360℃の
ピーク温度で「チップ接合サイクル」(下記に説明す
る)を施して、チップを適当な基板に接続し、これによ
り外部接続を形成させる。「チップ接合サイクル」と
は、チップを炉または他の適当な加熱装置に入れ、チッ
プをはんだボールが溶融する温度に加熱した後、チップ
を冷却して接続を形成させることにより、チップを所期
の基板にはんだ付けする熱サイクルである。チップ接合
サイクル中に、構造体1のPLM10は応力を受ける。
詳細に述べると、チップが加熱された後冷却されると、
PLMのメタラジは膨張した後収縮し、そのため、PL
Mと有機層の境界面における応力が増大する。たとえ
ば、製造中の欠陥やはんだボール接続位置の狂いを矯正
するために、チップに何回もチップ接合サイクルを施す
ことが多い。
以上述べたように、本発明は、ボンディング・パッド構
造のPLM中にクロム・チタン合金のバリア層を使用し
て、合金バリア層12と有機絶縁層4との境界面におけ
る合金総量の少なくとも50原子パーセントがチタンと
なるようにすることを含む。得られた本発明の構造体1
は、接触抵抗が小さく、PLM10中に純粋なクロムの
バリア層を形成させた時に得られる引張り強さと類似し
た引張り強さを示す。しかし、クロムとは違って、Cr
−Ti合金バリア層12は、湿式予備クリーニングに対
して適合性がある。
第2図は、各種のバリア層組成を有するパッド構造の静
的引張り強さを示すグラフである。各直線の上限及び下
限は、それぞれバリア層組成が同じ5つのパッド構造の
最高及び最低の引張り強さを示す。各データ直線中の点
は、5つのパッド構造の平均引張り強さを示す。試験結
果は、パッド構造を6回のチップ接合サイクルにかけた
後に得たものである。データ直線Aは、純粋なクロムの
バリア層を有するパッド構造の引張り強さの範囲を示
す。データ直線BないしDは、種々の原子百分率のCr
−Tiバリア層を有するパッド構造(データ直線BはT
iが44原子%、データ直線CはTiが50原子%、デ
ータ直線DはTiが68原子%)の引張り強さの範囲を
示す。最後に、データ直線Eは純粋なチタンのバリア層
を有するパッド構造の引張り強さの範囲を示す。純粋な
クロムのバリア層は、付着及び高周波スパッタ・クリー
ニングにより作成し、Ti及びCr−Tiバリア層は、
付着及び湿式クリーニングにより作成したものである。
一般に、これらのデータは、バリア層のすべてが、信頼
性のあるデバイスを形成するのに必要な約2000プサ
イより高い引張り強さを有することを示している。約2
000プサイより低いと、PLMとチップ基板との間の
接着力が、ハンダ柱自体の凝集力より弱くなる。純粋な
Crバリア層の引張り強さは、範囲、平均値ともCr−
Ti合金及び純粋なTiのいずれよりも、はるかに大き
いことに注目されたい。さらに、Cr−Ti合金の最高
引張り強さは、範囲、平均値とも、チタンが合金の約6
0ないし約70%の場合に得られることに注目された
い。チタン含有量が約70%を超えると、Cr−Ti合
金の引張り強さは純粋なTiの引張り強さまで低下す
る。第3図に、接触抵抗(バイア1個当たりmΩ)の範
囲と、皮膜と基板との境界面におけるTi−Cr合金中
のチタンの原子百分率との関係を示すグラフを示す。第
3図に示すように、チタンの含有率が約50%より低い
とき、リフロー後の接触抵抗はバイア1個当たり300
mΩを超える。一般に、最新技術の論理素子及び記憶素
子に十分な信号伝播速度を得るには、接触抵抗はバイア
1個当たり250mΩ以下でなければならない。この基
準に合致するのは、チタンの原子百分率が少なくとも5
0%(すなわち、原料中Tiが約87ないし約88原子
%、残部がCr)の場合である。一般に、接触抵抗を最
低にし、引張り強さを最高にすることが望ましい。接触
抵抗は、ビア1個当たり100mΩ以下にすることが好
ましい。第2図及び第3図を比較すると明らかなよう
に、接触抵抗と引張り強さのトレードオフが最適となる
のは、チタンが合金の約60ないし約70原子%のとき
である。上述のように、合金バリア層12と下層の有機
絶縁層4との境界面が少なくとも50%のチタンを含有
するには、原料中に少なくとも約87原料%のチタンが
必要である。
F.発明の効果 上述のように本発明によれば、接触抵抗が小さく、接着
能力が大きいパッド下地層を提供できる。
【図面の簡単な説明】
第1図は、本発明による半導体構造の断面図、第2図
は、各種のバリア層組成を有するPLMの静的引張り強
さ(6回のチップ接続サイクル後)を示すグラフ、第3
図は、接触抵抗とバリア層中のTiの原子百分率の関係
を示すグラフである。 1……ボンディング・パッド構造、2……金属相互接続
層、4……有機コーティング、8……はんだボール、1
0……パッド制限メタラジ(PLM)あるいはパッド下
地層、12……バリア/接触層、14……中間層、16
……銅層、18……金属層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジヨセフ・ジヨージ・シエイフアー アメリカ合衆国ニユーヨーク州バークシヤ ー、ボツクス401、アール・デイ2番地 (72)発明者 エリツク・グレゴリイ・ワルトン アメリカ合衆国ヴアーモント州サウス・バ ーリントン、バツトラー・ドライブ14番地

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】基体上に配置された有機物絶縁層から露出
    する導電体層の一部に接触するためのボンディング・パ
    ッド用合金層であって、下部表面層が少なくとも50原
    子%のチタンであるようなチタンとクロムの合金である
    ことを特徴とするボンディング・パッド用合金層。
  2. 【請求項2】基体上に被覆された有機物絶縁層から露出
    する導電体層の一部への電気的接触を確立するためのボ
    ンディング・パッド構造体であって、バリア層及びこの
    バリア層の上の少なくとも1つの金属層を有し、前記バ
    リア層は下部表面が少なくとも50原子%のチタンを含
    むチタン及びクロムの合金でありかつ前記有機物絶縁層
    及び前記導電体層に接触していることを特徴とするボン
    ディング・パッド構造体。
JP1043408A 1988-04-15 1989-02-27 ボンデイング・パツド用合金層及びボンデイング・パツド構造体 Expired - Lifetime JPH0642485B2 (ja)

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