JPH0645915A - 分周回路 - Google Patents

Abstract

(57)【要約】 【目的】 少数の信号ラインで多くの分周比を選択可能
とする。 【構成】 入力Ｉ１〜Ｉ３のうちのいずれか１つをクロ
ックラインとし、他の２つをレベル信号ラインとする。
クロック選択回路３０は、クロック検出回路１０からの
クロック検出結果信号２に基づきクロックラインを選択
する一方、レベル信号選択回路２０は、クロックライン
でない２つのレベル信号ラインを選択する。分周比デコ
ーダ４０は、クロック検出結果信号２と２つのレベル信
号３（Ｌ１，Ｌ２）の組合せをデコードし、分周比指定
信号５を出力する。クロック分周回路５０は、この分周
比指定信号５により指定された分周比でクロック４を分
周して、分周クロック６を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は分周回路に係わり、特に
分周比が可変の分周回路に関する。

【０００２】

【従来の技術】基本クロックから所望の周波数のクロッ
クを得るには、いわゆる分周回路が用いられるが、一つ
の分周回路により複数の分周比を選択できる分周回路も
提供されている。例えば図８に示すように、チップ化さ
れた分周回路６０には、分周器６１及び分周比デコーダ
６２が備えられ、この分周器６１は、クロック入力端子
６７から入力されるクロック６３を、分周比デコーダ６
２からの分周比指定信号６５に従い分周し、所定の周波
数のクロック信号６６を出力する。

【０００３】分周比デコーダ６２は、入力端子６８及び
６９からそれぞれ入力される二本の分周比指定信号６４
をデコードして、４ビットの分周比指定信号６５を出力
する。

【０００４】この例によれば、１本のクロック入力と２
本の分周比指定信号の合計３本により、４通りの分周比
を選択することができる。

【０００５】一般に、クロック入力を含む信号線本数を
ｎとすると、２^n-1 通りの分周比による分周クロックを
得ることができる。

【０００６】

【発明が解決しようとする課題】このように、従来の分
周回路では、クロック入力を含むｎ本の信号線に対し、
２^n-1 通りの分周比しか得られなかった。したがって、
たとえば数多くの分周比の選択を可能とするには、多数
の入力信号線を用意する必要があり、分周器をチップ化
する場合において、入力端子数の増加を招くという問題
があった。

【０００７】この発明は、かかる課題を解決するために
なされたものであり、少数の信号線により、数多くの分
周比の選択が可能となる分周回路を得ることを目的とす
る。

【０００８】

【課題を解決するための手段】この発明に係る分周回路
は、(i) 一のクロックラインと一または複数のレベル信
号ラインからなる複数の入力ラインのうち、いずれがク
ロックラインであるかを検出するクロック検出手段と、
(ii)このクロック検出手段の検出結果に応じ、複数の入
力ラインからクロックラインとレベル信号ラインをそれ
ぞれ選別する選別手段と、(iii) この選別手段により選
別されたレベル信号ラインの各信号レベルとクロック検
出手段の検出結果に基づき、分周比を決定する分周比決
定手段と、(iv)選別手段により選別されたクロックライ
ンのクロックを、分周比決定手段により決定された分周
比で分周する分周手段と、を有するものである。

【０００９】

【作用】この発明に係る分周回路では、複数の入力ライ
ンのうちのどのラインがクロック入力ラインかという情
報と、クロックライン以外のライン（すなわちレベル信
号ライン）の各信号レベルとの組合せを基に、分周比が
決定され、この分周比で分周が行われる。

【００１０】すなわち、この発明では、クロックを入力
するためのラインは特定されておらず、いずれをクロッ
クラインとするかは所定の規則に従って定められる。そ
して、いずれがクロックラインであるかという事実自体
が１つの情報として取り扱われ、分周比の決定に際して
の自由度（選択肢）の増加に寄与する。

【００１１】

【実施例】以下図面に基づき、本発明の実施例を詳細に
説明する。

【００１２】図１は、本発明の実施例における分周回路
を表したものである。この回路には、３本の入力Ｉ１〜
Ｉ３が入力され、それぞれ３分岐されて、クロック検出
回路１０，レベル信号選択回路２０及びクロック選択回
路３０へと入力されるようになっている。クロック検出
回路１０は、入力信号Ｉ１〜Ｉ３のうちいずれがクロッ
クラインであるかを検出し、その検出結果を３ビットの
クロック検出信号２（Ｄ１〜Ｄ３）として出力する。こ
のクロック検出信号２は、クロック選択回路３０，レベ
ル信号選択回路２０及び分周比デコーダ４０へと入力さ
れる。

【００１３】クロック選択回路３０は、上記クロック検
出信号２に基づき、３本の入力Ｉ１〜Ｉ３からクロック
ラインを選択し、これをクロック信号４としてクロック
分周回路５０に入力する。一方、レベル信号選択回路２
０は、上記クロック検出信号２に基づき入力Ｉ１〜Ｉ３
のうち、クロックライン以外の２本のラインを選択し、
これをレベル信号３（Ｌ１，Ｌ２）として分周比デコー
ダ４０に入力する。

【００１４】分周比デコーダ４０は、上記クロック検出
信号２及びレベル信号選択回路２０からのレベル信号Ｌ
１，Ｌ２に基づいてデコードを行い、１２ビットの分周
比指定信号５（Ｒ１〜Ｒ１２）を出力する。

【００１５】クロック分周回路５０は、分周比デコーダ
からの分周比指定信号５に基づき、クロック選択回路３
０から入力されるクロック信号４を、指定された分周比
で分周し、分周クロック信号６として出力する。

【００１６】すなわち本実施例においては、３本の入力
ラインＩ１〜Ｉ３のうちクロックラインを特定せず、こ
れらのいずれか１本をクロックラインとして定める。そ
して、どのラインをクロックラインとするかということ
を１つの情報として扱い、他の二本のラインの信号のレ
ベル（Ｌ又はＨ）とともにデコードを行って、分周比指
定信号を作成することとなる。

【００１７】以上のような構成の分周回路の各ブロック
の動作を以下に詳細に説明する。

【００１８】図２は、クロック検出回路１０を表したも
のである。この回路には３つの立ち下がり検出部１９−
１〜１９−３と３つの結果ラッチ部１６−１〜１６−３
が備えられている。立ち下がり検出部１９−１はインバ
ータ１１−１，遅延回路１２−１，インバータ１３−
１，及びナンドゲート１４−１から構成される。他の立
ち下がり検出部１９−２及び１９−３も同様の構成であ
る。一方、結果ラッチ部１６−１は、２つのナンドゲー
ト１７−１及び１７−２でＲＳラッチを構成する。他の
結果ラッチ部１６−２及び１６−３も同様の構成であ
る。

【００１９】このような回路において、３つの入力信号
Ｉ１〜Ｉ３は、それぞれ立ち下がり検出部１９−１〜１
９−３に入力され、ここでその立ち下がりが検出され
る。従って、これら３本の入力のうちのクロック信号が
入力される立下がり検出部のみがその立下がりを検出
し、その結果信号を対応する結果ラッチ部へと出力す
る。一方、他のライン、すなわちレベル信号（Ｌ又は
Ｈ）が入力されているラインについては立下がりが検出
されず、その結果信号を対応する結果ラッチ部へと出力
する。

【００２０】以下、この回路の動作を図３と共に詳細に
説明する。ここでは、１例として、立下がり検出部１９
−１に入力されるラインＩ１がクロックラインであった
として説明する。この場合Ｉ１の信号波形は、図３
（ａ）に示すようなクロック波形となる。このとき、入
力ラインＩ２にはＬレベルの信号であるとし、またＩ３
はＨの信号レベルであるとする。立下がり検出部１９−
１においては、インバータ１１−１により極性が反転さ
れ図３（ｂ）のような波形となり、遅延回路１２−１及
びナンドゲート１４−１の一方の入力端子に入力され
る。遅延回路１２−１では、所定時間の遅延が行われ、
図３（ｃ）に示すような信号波形を出力する。更にこの
信号は、インバータ１３−１で極性を反転され、図３
（ｄ）に示す信号となってナンドゲート１４−１に入力
される。これにより、ナンドゲート１４−１から出力さ
れる信号は、図３（ｅ）に示すような信号となる。

【００２１】結果ラッチ部１６−１は、ナンドゲート１
４−１の出力のＬレベルを検出し、これをハイレベルの
信号としてラッチする。（図３（ｆ））。

【００２２】一方、他の立下がり検出部１９−２及び１
９−３においては、入力される信号Ｉ２及びＩ３のレベ
ルは、それぞれＬ及びＨであるため、立下がり検出部内
の各部の波型は図３（ａ）〜（ｅ）に示すようなレベル
信号波型となる。結局のところ、立下がり検出部１９−
２及び１９−３から出力される信号は共にＨレベルの信
号となるため、結果ラッチ部１６−２及び１６−３では
ラッチが行われず、その出力Ｄ２及びＤ３はＬレベルの
信号となる。

【００２３】このようにして、クロック検出回路１０か
ら出力される３ビットのクロック検出結果信号２には、
クロックラインに対応したビットのみがＨレベルとな
る。

【００２４】図４は、クロック選択回路３０を表したも
のである。この回路には、３つのアンドゲート３１−１
〜３１−３が設けられ、そのそれぞれに、クロック検出
結果信号２（Ｄ１〜Ｄ３）が入力されると共に、入力Ｉ
１〜Ｉ３も入力される。これらのアンドゲートの出力
は、ノアゲート３２に入力され、結果として、クロック
信号４が選択的に出力される。

【００２５】図５は、レベル信号選択回路２０及び分周
比デコーダ４０を詳細に表したものである。このうちレ
ベル信号選択回路２０には、６つのアンドゲート２１−
１〜２１−６がもうけられ、このうちアンドゲート２１
−１及び２１−４にはクロック検出結果信号２のうちの
Ｄ１が入力される。またアンドゲート２１−２及び２１
−５にはＤ２が入力され、アンドゲート２１−３及び２
１−６には、Ｄ３が入力される。また、アンドゲート２
１−２及び２１−３には入力Ｉ１が、アンドゲート２１
−１及び２１−６には入力Ｉ２が入力され、更にアンド
ゲート２１−４及び２１−５には入力Ｉ３が入力され
る。アンドゲート２１−１〜２１−３の出力は、オアゲ
ート２２−１に入力される。一方、アンドゲート２１−
４〜２１−６の出力はオアゲート２２−２に入力され
る．レベル信号選択回路２０のオアゲート２２−１，２
２−２から出力されるレベル信号３のうち、Ｌ１は分周
比デコーダ４０のアンドゲート２４−１及び２４−２に
入力されるほか、インバータ２３−１で極性を反転され
た後アンドゲート２４−３及び２４−４に入力され、レ
ベル信号Ｌ２はアンドゲート２４−１及び２４−３に入
力されるほか、インバータ２３−２で極性を反転された
後アンドゲート２４−２及び２４−４に入力される。

【００２６】これら４つのうち、アンドゲート２４−１
の出力はアンドゲート２５−４，２５−８，２５−１２
に入力され、アンドゲート２４−２の出力はアンドゲー
ト２５−３，２５−７，２５−１１に入力される。また
アンドゲート２４−３の出力はアンドゲート２５−２，
２５−６，２５−１０に入力され、アンドゲート２４−
４の出力は、アンドゲート２５−１，２５−５，２５−
９に入力される。これら１２個のアンドゲート２５−１
〜２５−１２のうち、アンドゲート２５−１〜２５−４
には、クロック検出結果信号２のうちのＤ１が入力さ
れ、アンドゲート２５−５〜２５−８には、Ｄ２が入力
される。またアンドゲート２５−９〜２５−１２にはＤ
３が入力される。そしてこれらのアンドゲートからは、
分周比指定信号５（Ｒ１〜Ｒ１２）がそれぞれ出力され
る。

【００２７】このような構成の分周比デコーダ４０によ
りレベル信号３とクロック検出信号２との組み合わせが
デコードされ、図７に示すようなデコード結果を得る。
すなわち、例えば入力Ｉ１がクロック信号であった場合
には、入力Ｉ２とＩ３のレベル信号の組み合わせ（４通
り）に、応じて、分周比が１から１／８にまでの４つの
分周比が指定される。入力Ｉ２又は入力Ｉ３がクロック
信号であった場合にも、同様にそれぞれ４通りの分周比
が指定され、合計として１２通りの分周比（１〜１／２
０４８）が指定可能となる。

【００２８】分周比デコーダ４０からの分周比指定信号
５（Ｒ１〜Ｒ１２）は、図６に示すクロック分周回路５
０内のアンドゲート５２−１〜５２−１２にそれぞれ入
力される。

【００２９】これらのアンドゲートには、クロック信号
４が、それぞれＴ型フリップフロップ５１−１〜５１−
１１によりそれぞれの分周比に分周されて入力される。
そして、分周比指定信号Ｒ１〜Ｒ１２により選択された
アンドゲートからクロック信号が出力され、ノアゲート
５３を介して、分周クロック信号６として出力されるこ
ととなる。

【００３０】なお、本実施例においては、入力が３本の
場合について説明したが、４以上の入力の場合について
も同様に適用することができる。例えば入力が４の場合
には、いずれのラインがクロック入力であるかによって
４通りの場合わけがあり、各場合についてそれぞれ２³
＝８通りの組み合わせがあるためトータルとして４×８
＝３２通りの分周比が選択可能となる。更に、５本の入
力の場合には、５×２⁴ ＝８０通りの分周比が選択可能
となる。

【００３１】

【発明の効果】以上説明したように、この発明によれ
ば、クロックを入力するためのラインを固定せず、いず
れをクロックラインとするかを１つの情報として取り扱
うこととしたので、少ない信号ライン数で多くの分周比
が選択可能となる。従って、分周回路をチップ化した場
合、外部端子数を増加することなく、より多くの分周比
を取り扱うことが可能になるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例における分周回路を示すブロ
ック図である。

【図２】クロック検出回路を示す回路図である。

【図３】クロック検出回路の動作を示すタイミング図で
ある。

【図４】クロック選択回路を示すブロック図である。

【図５】レベル信号選択回路及び分周比デコーダを示す
回路図である。

【図６】クロック分周回路を示す回路図である。

【図７】分周比デコーダのデコード結果（３つの入力と
分周比との関係）を示す説明図である。

【図８】従来の分周回路を示すブロック図である。

【符号の説明】

１ 入力ラインＩ１〜Ｉ３ ２ クロック検出結果信号 ３ レベル信号（Ｌ１，Ｌ２） ４ クロック信号 ５ 分周比指定信号（Ｒ１〜Ｒ１２） ６ 分周クロック信号 １０ クロック検出回路 ２０ レベル信号選択回路 ３０ クロック選択回路 ４０ 分周比デコーダ ５０ クロック分周回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 一のクロックラインと一または複数のレ
   ベル信号ラインからなる複数の入力ラインのうち、いず
   れがクロックラインであるかを検出するクロック検出手
   段と、 このクロック検出手段の検出結果に応じ、前記複数の入
   力ラインからクロックラインとレベル信号ラインをそれ
   ぞれ選別する選別手段と、 この選別手段により選別されたレベル信号ラインの各信
   号レベルと前記クロック検出手段の検出結果に基づき、
   分周比を決定する分周比決定手段と、 前記選別手段により選別されたクロックラインのクロッ
   クを、前記分周比決定手段により決定された分周比で分
   周する分周手段と、 を具備することを特徴とする分周回路。